#SOI晶圆 #超导量子比特 #硅基量子器件 #寄生电容 #RFSOI
**摘要**
绝缘体上硅（SOI）技术广泛应用于硅基器件的制造，涵盖从先进晶体管到光子电路或纳机电系统等领域。将低损耗超导量子电路与SOI衬底集成，能够把成熟硅技术的优势与超导电路的高灵敏度相结合。沿袭超导微波器件研究的常规做法，通常采用以低微波损耗著称的高阻硅衬底。然而，本工作通过超导微波谐振器研究发现，与直觉相反，在低温下标准电阻率SOI衬底的表现优于高电阻率SOI衬底。在后一种情况下，体硅与氧化硅界面处存在的寄生薄层导电成为主导损耗机制。通过采用有意引入陷阱的衬底，可抑制该寄生导电层。在此类衬底中，损耗最终受限于氧化硅层的介电损耗。这类衬底为超导纳机电系统的发展提供了有趣的前景：首先，释放（即去除氧化硅）可仅限于可动部件，从而保持器件其余部分的机械完整性；此外，这种结构还能增强热量向衬底体内的疏散，而这正是当前如微波-光学转换器等器件中亟待解决的问题。
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**I. 引言**
绝缘体上硅（SOI）衬底近来已在量子技术的不同领域中得到应用：光子学[1]、机电学[2]、光-微波转换器[3,4]、基于硅的自旋量子比特（qubits）[5,6]或超导量子比特[7]。在此类衬底上制备器件可以受益于成熟的硅加工技术，同时为纳机电系统带来优势——其中埋置的氧化硅层在结构释放过程中可自然充当牺牲层[8]。
超导微波谐振器可在单光子水平上实现超过10⁶的高品质因数，使其成为量子技术中非常灵敏的工具，同时也适用于研究各种平台中的微波耗散通道[9]。这些平台包括例如铝、铌或钽等不同超导材料[10,11]、衬底[12–14]或界面[15,16]。
对体衬底（硅或蓝宝石）上谐振器中微波损耗的详细研究表明，主导损耗机制通常与界面处二能级系统（TLS）的存在有关[9,17]。当使用高动感电感超导材料（如超薄TiN或颗粒铝）时，由于局域准粒子的存在，另一种机制也会显著贡献损耗[18,19]。已在SOI衬底上实现了包含超导谐振器的先进器件，例如在低温下工作的微波-光学转换器。最初的研究表明，埋置氧化层与高阻硅衬底的结合似乎对超导谐振器品质因数不利[2]，其损耗远超氧化硅（SiO₂）已知损耗来源所能解释的水平。因此，人们选择去除器件大部分区域的埋置氧化层以抑制该效应[2,7]。然而，这种顶层硅的释放导致结构更脆弱，并削弱了与体衬底的热耦合。不过，目前尚无专门针对SOI衬底在低温下的微波损耗机理的研究报道。
为开发基于CMOS晶体管的高频电子器件，人们已对SOI衬底的特性进行了广泛研究[20]，温度低至100 mK[21]。在室温微波性能方面，限制因素被认为源于硅-二氧化硅（底部）界面处存在的寄生表面导电（PSC）通道[22]，导致欧姆损耗。该导电层源于埋置氧化层中的正电荷（通常在10¹⁰至10¹² cm⁻²量级），这些正电荷在硅界面处吸引镜像载流子。PSC的性质高度依赖于衬底掺杂类型。在p型衬底中，埋置氧化层中正电荷的存在导致界面附近形成反型层，并在距离界面较远处形成相关的耗尽区。在室温下，局部载流子密度可超过10¹⁷ cm⁻³[23]，使得界面附近局部电阻率低于1 Ω·cm，即对于标准和高阻SOI衬底均小于体电阻率。然而在室温下，高阻SOI衬底在射频应用中仍优于标准衬底，因为其体衬底损耗和串扰更小。
当温度降低时，情况发生变化。在低温下，由掺杂剂引入的体自由载流子引起的损耗被强烈抑制，即使对于标准电阻率SOI衬底也是如此。掺杂剂冻结效应确实使体电阻率在50 K以下呈指数增加。而PSC（其确切性质受衬底掺杂水平的强烈影响）则成为主导损耗通道[23,24]。这导致在降温过程中性能发生交叉。在7 K时，标准SOI衬底在微波损耗方面的表现最终优于高阻SOI[23,24]。然而，通过在埋置氧化层下方引入一层多晶硅薄膜（作为陷阱抑制PSC迁移率），可以实现对PSC的抑制。这种所谓的“富陷阱”SOI衬底已被证明能显著降低微波损耗，目前它们是室温微波器件中性能最高的标准[25,26]。此外，最近一项研究表明，富陷阱层的存在也可以有效中和绝缘体上铌酸锂衬底中的PSC[14]。
在本文中，我们针对超导电路在低温下的性能，对SOI衬底进行了全面而对比性的研究。我们制备了由TiN制成的超导微波谐振器，并研究了光子数和温度对内品质因数的影响，该因数定量表征了衬底引起的损耗。我们发现，高电阻率SOI衬底由于PSC层的存在而表现出较大的损耗，将内品质因数限制在10³以下。标准电阻率SOI衬底表现更好，但其受限于硅衬底中残余掺杂引起的损耗。而富陷阱SOI衬底有效抑制了这两种机制，其性能显著优于前两者。在单光子极限下，其内品质因数超过2×10⁴，仅受限于SiO₂层中的损耗。
**II. 器件描述与基本表征**
SOI衬底的结构由夹在顶层薄硅（Si-top）和下层体晶硅衬底（称为Si-handle）之间的SiO₂绝缘层（埋氧层，BOX）组成。我们研究了三种不同SOI衬底以及一个高阻体硅参比衬底（HR Bulk）的微波损耗特性。第一种SOI衬底含有高阻Si-handle（高阻SOI）。第二种SOI衬底采用标准电阻率Si-handle（标准SOI）。第三种SOI衬底由高阻Si-handle以及在底部SiO₂界面处附加的一层薄多晶硅层组成（富陷阱SOI）。不同衬底叠层结构示于图1(a)，其具体特性（层厚和电阻率）总结在表I中。
**表I. 所研究的不同衬底的详细参数。** \(t\) 代表顶层硅层厚度（\(t_{\text{Si,top}}\)）和SiO₂埋氧层厚度（\(t_{\text{SiO}_2,\text{BOX}}\)）。\(\rho_{\text{Bulk}}\) 是硅衬底（高阻体硅）或Si-handle（SOI衬底）的室温电阻率。对于所有SOI衬底，顶层硅层的室温电阻率为 \(\rho_{\text{Si,top}} \approx 10\,\Omega\cdot\text{cm}\)。所有衬底的掺杂类型均为p型。
所有衬底均经过相同工艺，制备了共面波导（CPW）几何结构的λ/4超导TiN谐振器以及用于直流（DC）表征的测试结构。谐振器通过电容耦合到微波传输线，如图1(b)所示。选择TiN作为超导材料是因为其与300 mm半导体工艺线兼容。通过物理气相沉积（PVD）在整个晶圆上沉积了75 nm厚的TiN层，其下有一层5 nm厚的Ti薄层用于改善TiN质量。随后，采用深紫外光刻和干法刻蚀对Ti/TiN层进行图形化，形成谐振器和DC测试结构。与我们之前使用更薄TiN层的工作[19]相比，此处厚度较大，以抑制在高动感电感薄膜器件中占主导的局域准粒子诱导损耗[27]。
首先，所有晶圆在300 K下进行了表征，利用专用的van der Pauw结构在300 mm晶圆上绘制了TiN电阻率分布图。所有晶圆在整个晶圆上的均匀性优于4%。采用相同工艺沉积的TiN层的临界温度通过在未图形化的TiN薄膜上进行全片实验进行了评估。我们表征了75 nm厚TiN层的电阻率随温度的变化，测得临界温度T_c = 3.7 K，正常态方块电阻R_N = 26.0 Ω/□。根据这些测量，我们利用L_K = ℏR_N/π∆₀ [28, 29]以及BCS公式∆₀ = 1.76k_B T_C估算超导能隙，从而得到动感电感L_k = 9.7 pH/□。
我们在稀释制冷机中进行超导谐振器的表征，制冷机基础温度为25 mK。除非另有说明，所有测量均在该基础温度下进行。使用矢量网络分析仪，我们探测与谐振器电容耦合的超导共面波导（CPW）传输线的S₂₁散射参数，并测量基频谐振模式。典型的谐振曲线如图1(c)和(d)所示。根据测得的谐振频率f_r ≈ 5.02 GHz和谐振器几何结构，我们利用Sonnet软件进行电磁仿真估算L_k。当L_k = 9.95 pH/□时，仿真得到的谐振频率与实验值吻合，该值与直流电阻率测量得到的值非常接近（偏差在2%以内）。若仅考虑几何电感L₀（即L_k = 0 pH/□），对同一谐振器几何结构的仿真给出f₀ = 10.88 GHz。由此我们推出动感电感分数α = L_k/(L_k+L₀) = 1 - (f_r/f₀)² = 78.7%，这是后续分析热准粒子效应时的一个重要参数。
**图1. 所研究器件的特性**
a) 所研究器件的叠层结构示意图，分别为富陷阱SOI（左）和高阻SOI或标准SOI（右）衬底。方框中的载流子表示俘获电荷，而圆圈中的载流子为自由载流子，代表可能存在于高阻（HR）和标准（STD）SOI衬底中的寄生表面传导层（PSC）。该层可能具有显著的导电率 \(\sigma_{\text{PSC}}\)。
b) 挂接型谐振器的光学显微照片。TiN薄膜呈棕色。亮色区域为定义共面波导（CPW）传输线（左侧部分）和谐振器（弯折线）的窄缝隙。谐振器线宽为10 µm，缝隙为2 µm。
c) 在高功率下测得的典型共振谱，分别为富陷阱SOI（左）和高阻SOI（右），黑色曲线为拟合结果。
d) 在Re(\(S_{21}\))/Im(\(S_{21}\))平面上的共振曲线及其相应的拟合。
器件中的损耗由谐振器的内品质因数 \(Q_i\) 表征，我们通过在 \(S_{21}\) 参数的复平面上使用标准拟合程序来提取该值（图1.d）。拟合所用的模型参见文献[30]：
其中 \(f_r\) 是谐振频率，\(Q_c\) 是传输线的耦合品质因数，\(Q\) 是总品质因数，满足 \(Q^{-1} = Q_c^{-1} + Q_i^{-1}\)。\(A\) 和 \(\phi_{\text{offset}}\) 描述基线的幅度和相位。\(e^{j\phi}\) 是一个附加参数，用于描述传输线中的阻抗失配，该失配源于TiN薄膜的动感电感或装置的不完美性。在最初的设计中我们设定 \(Q_c = 5900\)，随后根据样品细节测得的值在5100到5800之间。
在图1(c)中，我们观察到谐振谷的对比度因衬底不同而有很大差异，这表明 \(Q_i\) 存在显著差异。在富陷阱SOI衬底样品的左图中，\(|S_{21}|\) 的最小值达到 -17.1 dB，表明 \(Q_i \gg Q_c\)。这种配置导致内品质因数 \(Q_i\) 的确定存在较大不确定性。为解决此问题，我们对富陷阱SOI和高阻体硅衬底上的类似谐振器进行了额外测量，这些谐振器通过设计将 \(Q_c\) 提高到53,000（记为 \(Q_c+\)），其结果将在下文给出。
**III. 微波功率依赖性**
我们首先讨论四种衬底中与功率相关的损耗。微波辐射强度的相关度量是谐振器中循环的平均光子数 \(\langle n_{\text{photon}}\rangle\)，该值由样品上的输入功率 \(P_{\text{in}}\) 估算得出：
**图2. 内品质因数 \(Q_i\) 和谐振频移 \(\Delta f_r\) 的功率依赖性。** 数据在25 mK下测得。a) 不同衬底的 \(Q_i\)。虚线为基于TLS模型的拟合（该模型在正文中描述），适用于高阻体硅和富陷阱SOI衬底。\(Q_c = 5300\) 和 \(Q_c+ = 58000\) 为本研究中使用的两种不同的外部品质因数。b) 谐振频率随光子数的偏移：\(\Delta f_r = f_r - f_{r,\text{ref}}\)（参考值取自高功率下）。
图2展示了\(Q_i\)的功率依赖性。在图2(a)中，我们首先观察到，总体而言，各衬底按品质因数从低到高排列为：高阻SOI、标准SOI、富陷阱SOI，最后是高阻体硅（HR bulk）。在SOI衬底中，富陷阱SOI性能最佳，而高阻SOI的表现劣于标准电阻率SOI，这表明了PSC相关损耗的特征。高阻体硅衬底性能显著更优，因为它不受SOI叠层中额外机制的限制。对于富陷阱SOI衬底，分别使用\(Q_c \approx 58\,000\)和\(5\,300\)获得的\(Q_i\)数据给出了相近的值，但\(Q_c \approx 58\,000\)时的误差棒更小，这支持了我们的分析。
对于所有样品，我们都观察到了可饱和吸收现象，即内品质因数\(Q_i\)随着谐振器中光子数的增加而增大。然而，该效应的幅度强烈依赖于衬底。这可以通过在单光子极限下存在局域二能级系统（TLS）来解释，这些TLS是耗散的主要来源。由TLS随光子数或温度增加而饱和所导致的\(Q_i\)变化可用以下公式拟合[31–33]：
其中 \(Q_{i,\text{sat}}^{-1}\) 是与可饱和耗散相关的品质因数倒数，\(n_c\) 是饱和效应发生的光子数阈值，\(Q_{i,\text{other}}^{-1}\) 描述非可饱和耗散，而 \(\beta\) 是一个经验参数：对于均匀电场中由TLS饱和引起的介电损耗，\(\beta = 1\) [31, 34]；对于共面波导几何结构中来自金属表面的损耗，\(\beta = 0.8\) [35]。在低温、低光子数极限下，本征品质因数为 \(Q_{i,\text{single}}^{-1} = Q_{i,\text{sat}}^{-1} + Q_{i,\text{other}}^{-1}\)。
表II列出了富陷阱SOI和高阻体硅衬底的拟合参数，该模型很好地描述了它们的功率依赖性。高阻体硅衬底在单光子水平下的 \(Q_i\) 达到约250,000，并在高光子数（\(\langle n_{\text{photon}}\rangle \sim 10^5\)）下趋近于平台值 \(Q_{i,\text{other}} \approx 6 \times 10^6\)。\(Q_i\) 随光子数增加超过一个数量级，表明可饱和吸收过程是主导损耗机制。其增长斜率由参数 \(\beta\) 表征，\(\beta = 0.81\) 接近均匀衬底上CPW几何结构中界面处TLS引起的可饱和吸收的预期值 [35]。
富陷阱SOI衬底在单光子极限下的 \(Q_i\) 比高阻体硅衬底低一个数量级，对于具有最高 \(Q_c\) 的样品，\(Q_{i,\text{single}} \approx 25,000\)。与高阻体硅参比衬底的巨大差异表明，富陷阱SOI衬底中的损耗由高阻体硅中不存在的特定机制主导。富陷阱SOI衬底的 \(Q_i\) 随功率有显著增加，但斜率远小于高阻体硅，\(\beta \sim 0.3\)。这可能有几个原因。首先，SOI衬底具有非均匀介电介质。不同介质和界面将经历不同的电场，这预计会影响 \(\beta\)。其次，较小的 \(\beta\) 可能意味着部分参与的吸收机制是不可饱和的，或者TLS库太大，以至于需要非常大数量的光子才能使其饱和。事实上，即使在 \(\langle n_{\text{photon}}\rangle \sim 10^5\) 时，\(Q_i\) 仍未达到任何明显的平台，尽管它已增加到55,000。因此，很难精确量化这些富陷阱SOI衬底中最终可达到的 \(Q_{i,\text{other}}\) 值。
我们还发现富陷阱SOI衬底的临界光子数 \(n_c\) 与高阻体硅衬底不同，尽管不确定性更大。\(n_c\) 预计取决于几个参数：TLS的电偶极矩、其弛豫和退相干时间，以及它们所在位置的电场值 [32]。目前，我们无法断定导致两种衬底 \(n_c\) 差异的主要因素。
现在来看标准SOI和高阻SOI衬底，我们发现观察到的功率依赖性无法用方程(3)的TLS模型拟合。标准SOI衬底的 \(Q_i\) 随功率仅微弱增加（约20%），这表明与局域可饱和缺陷（如TLS）相反，主导损耗机制是不可饱和的。
对于高阻SOI衬底，我们观察到 \(Q_i\) 先增加约2倍，随后在 \(\langle n_{\text{photon}}\rangle\) 高于 \(3 \times 10^2\) 时出现微小但明显的下降。这种变化无法用TLS模型描述。我们注意到在图2(b)中，只有高阻SOI表现出显著的功率诱导频移，高达0.4 MHz，这可能与PSC相关的寄生薄层电容有关。这两个观察结果共同表明，微波功率对PSC特性的调制是高阻SOI衬底的主导损耗机制。然而，目前该机制仍不确定，因为PSC本身并不预期表现出可饱和吸收特性。
**表II. 使用公式(3)的TLS模型对品质因数的功率依赖测量进行拟合所得到的参数。**
**IV. 温度依赖性**
我们通过研究所有衬底上 \(Q_i\) 的温度依赖性，进一步探究损耗机制。\(Q_i\) 随温度变化的测量结果如图3所示，其中同时给出了高微波功率和单光子区间下的数据。
**图3. 内品质因数和谐振频率的温度依赖性。** 空心标记数据在高微波功率下测得（\(\langle n_{\text{photon}}\rangle \sim 10^4\)），实心标记数据在低微波功率下测得（\(\langle n_{\text{photon}}\rangle \sim 10^{-1}\)）。a) 不同衬底的 \(Q_i\)。彩色虚线为低功率下高阻体硅衬底（拟合参数）和富陷阱SOI衬底（固定参数）的TLS损耗（方程(3)）和QP损耗（方程(4)）随温度变化的模型。灰色虚线为标准SOI和高阻SOI衬底在高功率下的经验指数 \(\exp(-T/T_X)\) 拟合。对于高阻体硅衬底高功率数据，低温下 \(Q_i\) 比 \(Q_c\) 高50倍，因此 \(Q_i\) 估算值仅提供量级参考。b) 谐振频率随温度的偏移 \(\Delta f_r = f_r - f_{r,\text{ref}}\)（参考值取自25 mK）。
我们观察到，总体而言，随着温度升高，低光子数和高光子数之间的差异减小。这源于两个效应：首先，在可饱和吸收方面，温度与光子占据数起着类似的作用（例如，参见方程(3)中TLS的情形）。其次，在较高温度下，微波损耗由其他热激活机制主导。聚焦于单光子数据，参比的高阻体硅衬底在温度升至300 mK时，\(Q_i\) 大幅增加，达到430,000，随后在该温度以上急剧下降。\(Q_i\) 的上升源于TLS的热激发，从而削弱了它们对微波损耗的影响（见方程(3)[34]）。另一方面，在300 mK以上观察到的\(Q_i\)下降可归因于热准粒子，这些准粒子是微波损耗的来源。在薄膜极限下，热准粒子对品质因数的贡献由下式给出[36–38]：
**IV. 温度依赖性**
我们通过研究所有衬底上 \(Q_i\) 的温度依赖性，进一步探究损耗机制。\(Q_i\) 随温度变化的测量结果如图3所示，其中同时给出了高微波功率和单光子区间下的数据。
我们观察到，总体而言，随着温度升高，低光子数和高光子数之间的差异减小。这源于两个效应：首先，在可饱和吸收方面，温度与光子占据数起着类似的作用（例如，参见方程(3)中TLS的情形）。其次，在较高温度下，微波损耗由其他热激活机制主导。聚焦于单光子数据，参比的高阻体硅衬底在温度升至300 mK时，\(Q_i\) 大幅增加，达到430,000，随后在该温度以上急剧下降。\(Q_i\) 的上升源于TLS的热激发，从而削弱了它们对微波损耗的影响（见方程(3)[34]）。另一方面，在300 mK以上观察到的\(Q_i\)下降可归因于热准粒子，这些准粒子是微波损耗的来源。在薄膜极限下，热准粒子对品质因数的贡献由下式给出[36–38]：
\[
Q_{\text{QP}}^{-1} = \frac{\alpha}{\pi} \sqrt{\frac{2\Delta(T)}{\hbar \omega}} \frac{\sqrt{2\pi k_B T}}{\Delta(T)} \exp\left(-\frac{\Delta(T)}{k_B T}\right) \sinh\left(\frac{\hbar \omega}{2k_B T}\right) K_0\left(\frac{\hbar \omega}{2k_B T}\right)
\]
其中 \(\alpha\) 是谐振器的动感电感分数，\(\Delta(T)\)（\(\Delta_0\)）是温度依赖的超导能隙（零温超导能隙），\(K_0\) 是第二类零阶修正贝塞尔函数。我们采用包含TLS和热激活准粒子（QPs）的模型对高阻体硅衬底的低功率数据进行拟合，将 \(\Delta_0\) 作为自由参数，并使用从电磁仿真估计的 \(\alpha\) 值。我们发现与实验数据吻合良好，得到 \(\Delta_0/h = 95\) GHz，该值与从临界温度利用BCS公式估算的能隙（\(\Delta_0/h = 132\) GHz）相当。
在富陷阱SOI衬底中，单光子区间的 \(Q_i\) 随温度呈现小而显著的钟形变化，即在升温初期 \(Q_i\) 增加，随后在250 mK以上显著下降。与功率依赖测量类似，品质因数随温度升高而增加表明TLS通过热激发发生饱和。然而，与高阻体硅衬底不同，我们无法用合理参数下的热准粒子模型拟合 \(Q_i\) 的下降。事实上，热准粒子引起的损耗与TiN超导谐振器相关，而该谐振器在高阻体硅和富陷阱SOI衬底中是相同的。因此，预期两种衬底中准粒子相关的损耗在数值上相似。相反，我们观察到富陷阱SOI衬底在300–350 mK时 \(Q_i\) 显著下降，尽管该温度下热准粒子导致的 \(Q_i\) 要高出约一个数量级，即相对于主导耗散机制可以忽略不计。
为便于说明，我们在图3中以橙色和蓝色虚线示出富陷阱SOI衬底的预期 \(Q_i\)，假设同时存在TLS库和热准粒子的贡献（分别由方程(3)和(4)描述）。我们使用从富陷阱SOI衬底功率依赖数据拟合得到的 \(Q_{i,\text{sat}}\)，以及从高阻体硅衬底温度依赖数据拟合得到的 \(\Delta_0\)。该模型能很好地解释初始上升，但无法准确捕捉250 mK以上随温度的下降。因此，富陷阱SOI衬底中还存在另一种温度依赖机制。一个可能的候选机制是富陷阱SOI衬底特有的多晶硅层。该层设计用于俘获自由载流子，其中的损耗可能是热激活的。此外，顶层硅的有限电阻率（≈10 Ω·cm）也可能成为热激活损耗的额外来源。
标准SOI和高阻SOI衬底的 \(Q_i\) 温度演化与我们测得的其他衬底非常不同。标准SOI衬底的 \(Q_i\) 温度依赖性遵循经验指数律，如高功率数据上的拟合 \(\propto e^{-T/T_X}\) 所示，其中 \(T_X \approx 300\) mK。这种依赖性与常见的损耗模型不符，其潜在来源将在下文进一步讨论。高阻SOI衬底在低功率下呈现明显的钟形曲线，与图2中观察到的可饱和吸收一致。在高功率数据中，高阻SOI衬底表现出与标准SOI衬底相似的随温度下降趋势，但类似的经验指数衰减似乎不能很好地拟合数据，表明高阻SOI衬底中的损耗由多种机制共同贡献。
现在我们关注频移随温度的变化，如图3b所示。对于高阻体硅和富陷阱SOI衬底，在热致准粒子开始主导（约400 mK以上）之前，没有观察到可分辨的频移。我们注意到，富陷阱SOI衬底中在约250 mK以上观察到的 \(Q_i\) 下降并未伴随可测量的频移。对于标准SOI衬底，我们在200 mK以上观察到频移，很可能与相应的 \(Q_i\) 下降有关，但其起源未知。最后，在高阻SOI衬底中未观察到明确的趋势。
**V. 讨论与模拟**
**A. 实验发现总结**
我们的测量结果对SOI衬底中的微波损耗得出了多项结论。首先，也是最重要的，在富陷阱SOI衬底上制备的超导谐振器品质因数超过20,000，分别是标准SOI和高阻SOI衬底的5倍和20倍，这表明富陷阱SOI衬底在毫开尔文温度下减轻与PSC效应相关的微波损耗方面具有重要价值。富陷阱SOI衬底中的损耗最终应由埋置氧化硅层中与TLS相关的介电损耗主导。通过电磁仿真，我们估计对于 \(\tan \delta_{\text{SiO}_2} \simeq 3 \times 10^{-4}\)，预期 \(Q_i = 23,000\)，该值与文献报道的氧化硅在4K乃至毫开尔文温度下的数值接近[39, 40]。这证实了体SiO₂损耗是富陷阱SOI衬底中的主导损耗机制。通过 \(\beta\) 值（与损耗机制的饱和效率相关）对TLS损耗的精确表征表明，与体硅衬底中占主导的界面TLS相比（\(\beta \sim 0.8\)），SiO₂中的吸收更难饱和（\(\beta \sim 0.3\)）。此外，还有一种额外机制导致富陷阱SOI衬底在温度高于250 mK时损耗增加，但其机制尚不明确。利用1/f介电常数噪声谱研究TLS翻转动力学随温度的变化，可能为这些变化涉及的详细机制提供见解[41–43]。
与富陷阱SOI衬底相比，标准SOI和高阻SOI衬底的 \(Q_i\) 显著较低，这表明在毫开尔文温度下，即低于硅中掺杂剂诱导的体载流子预期冻结温度（通常在50 K左右）时，仍然存在PSC。这一假设得到了我们下文讨论的衬底建模的支持。
**B. 寄生表面传导模拟**
计算遵循参考文献[44, 45]中描述的方法。我们使用一维泊松-薛定谔求解器模拟了具有200 nm BOX层以及BOX下方标准或高阻衬底的SOI结构（见图4b的插图）。硅衬底为p型掺杂，掺杂浓度为 \(10^{21}\,\text{m}^{-3}\)（对应300 K时电阻率为15 Ω·cm）以模拟标准电阻率SOI衬底，以及掺杂浓度为 \(3 \times 10^{18}\,\text{m}^{-3}\)（对应300 K时电阻率为4800 Ω·cm）以模拟高阻SOI衬底。我们在300 K和20 K下求解了这些材料的自洽泊松-薛定谔方程。我们考虑了20 K下掺杂剂的不完全电离，也考虑了分立掺杂能级[46]。然而，BOX与衬底界面处的电场可以激活掺杂剂。因此，我们计算了衬底内部从BOX界面（图4中z=0）到100 µm深度范围内的电子和空穴载流子浓度。我们考虑了BOX/硅界面处不同的氧化层电荷面密度（\(Q_{\text{ox}}\)）。最后，通过将载流子密度乘以相应的载流子迁移率值（取决于温度和掺杂水平[47]），得到局部电阻率。
**图4. p掺杂SOI衬底中寄生表面传导层（PSC）的模拟。**
对由SiO₂（厚度 \(t_{\text{BOX}}=200\) nm）和Si（厚度 \(z_{\text{max}}=100\) µm）组成的结构中局域电荷密度和电阻率的计算（见图b中的插图）。
\(Q_{\text{ox}}\)：界面处引入的正电荷缺陷密度。
\(N_{\text{dop}}\)：Si中的掺杂剂密度。
a) 室温下，\(Q_{\text{ox}}=10^{11}\,\text{cm}^{-2}\) 时局域电阻率（\(\rho_{\text{local}}\)）随距界面距离的变化。对于标准SOI（Std SOI，\(N_{\text{dop}}=10^{21}\,\text{m}^{-3}\)）和高阻SOI（HR SOI，\(N_{\text{dop}}=3\times10^{18}\,\text{m}^{-3}\)），均存在反型层（PSC）。虚线：体电阻率（\(\rho_{\text{HR}}\) 和 \(\rho_{\text{Std}}\)）。
b) 20 K下，\(Q_{\text{ox}}=10^{12}\,\text{cm}^{-2}\) 时的局域电阻率。两种衬底均表现出强PSC，但标准SOI在空间上更浅。
c) 20 K下，\(Q_{\text{ox}}=10^{11}\,\text{cm}^{-2}\) 时的局域电阻率。此时只有高阻衬底表现出PSC，而标准电阻率衬底直至界面处均为耗尽状态。
d) 20 K下，通过在1 µm典型深度内积分局域电阻率计算得到的有效电阻率（\(\rho_{\text{eff}}\)）。
在图4a中，我们首先展示了室温情况。我们看到，对于BOX/硅界面上方典型的电荷缺陷密度 \(10^{11}\,\text{cm}^{-2}\)，在高阻和标准SOI衬底中，界面附近均出现高导电的反型层。这就是PSC。该层的空间扩展取决于体掺杂水平，且随掺杂降低（高阻SOI）而增加。在反型层下方，存在一个局部电阻率非常高的耗尽层，之后才达到远离界面的体硅特性。当温度降低时，情况变得更加复杂。在图4b和c中，我们展示了标准和高阻SOI衬底中两种不同缺陷面密度下的模拟结果。我们看到，在20 K（即低于掺杂剂冻结温度）时，PSC的存在非常敏感地依赖于体掺杂水平和BOX/Si界面上的电荷缺陷密度。存在一个缺陷电荷密度阈值（取决于体掺杂水平），低于该阈值时PSC不存在。为总结这一点，我们在图4d中展示了PSC的等效电阻率随电荷缺陷密度的变化。我们观察到，标准SOI衬底（高阻SOI衬底）的阈值缺陷密度为 \(10^{11}\,\text{cm}^{-2}\)（分别为 \(10^{10}\,\text{cm}^{-2}\)）。实际上，由于阈值低至 \(10^{10}\,\text{cm}^{-2}\)，对于实际的电荷缺陷密度，可以预期高阻SOI中PSC总是会产生显著影响。
**C. 讨论**
为进一步深入分析，我们可以尝试将标准SOI和高阻SOI衬底上测得的 \(Q_i\) 与电磁仿真进行匹配，仿真中在BOX下方引入一层典型的1 µm厚导电硅层来模拟PSC。通过电磁仿真，我们得到标准SOI和高阻SOI衬底的有效电阻率分别约为 \(\rho_{\text{eff}} \sim 33\,\text{kΩ·cm}\) 和 \(\sim 10\,\text{kΩ·cm}\)。将这些值与图4d对比，这对应于接近PSC存在阈值的电荷缺陷密度。对于高阻SOI，这意味着密度约为 \(10^{10}\,\text{cm}^{-2}\)，这是此类衬底中预期的典型值。对于标准SOI，这将对应于更大的缺陷密度，约为 \(10^{11}\,\text{cm}^{-2}\)。
我们并不预期两种衬底之间的缺陷密度会有如此大的差异。因此，我们初步得出结论：在标准电阻率SOI的情况下，微波损耗由其他机制主导，可能与硅衬底的掺杂有关。这得到了两种衬底之间不同的温度和功率行为的支持。
特别是，我们不预期PSC相关损耗具有强的温度依赖性。标准SOI中的损耗对温度敏感，其激活能低至50 mK或更低。温度依赖性并不符合单一激活能（\(E_a\)）模型（即按 \(e^{-E_a/(k_B T)}\) 变化的方式）。变程跳跃传导也不符合观察到的温度依赖性。我们观察到的经验指数衰减律在文献中未见报道，这表明无序的贡献很大，因此升高样品温度相当于探测一个激活能分布。多种无序源可能在这里起作用。由Si/SiO₂界面引起的局域无序预计会导致局域态，其能量接近导带，且在低温下其信号可能变得显著[48, 49]。换言之，浅能级界面陷阱在零温下会被冻结，但容易被热激发逃逸，从而随着温度升高有效陷阱密度降低[21]，电导增强。最近，在标准SOI衬底中通过其对自旋量子比特的影响，报道了这种低于100 mK的激活能[50]。
最近还在p掺杂体硅衬底中识别出了另一种体损耗机制[51]。在该机制中，硼受主被证明会形成TLS位点，导致额外的耗散通道。然而，我们观察到的 \(Q_i\) 随温度的衰减与TLS类机制不符，且该机制预期的典型 \(Q_i\) 值应高出至少一个数量级。
在确定高阻SOI衬底中的损耗受PSC限制之后，我们现在可以解释其功率和温度依赖性。高阻SOI衬底中的 \(Q_i\) 变化确实特殊，因为我们在功率和温度依赖性中均观察到明显的钟形曲线，这与标准SOI衬底不同。我们基于PSC在低温下的行为，特别是其空间扩展，提出一个假设来解释这些差异。在高阻SOI衬底中，极低的掺杂剂密度导致PSC的电荷密度分布延伸至远离界面（通常为1 µm）的区域。被浅能级缺陷俘获的载流子随后可能因温度升高或微波信号而被释放，并显著（相对于极低的本征掺杂密度）降低PSC导电层的空间扩展[25]。这将为我们在高阻SOI衬底低温下观察到的钟形曲线提供解释。
在表III中，我们通过指明所研究SOI衬底的主导损耗机制来总结上述讨论。
**表III. SOI衬底中的主导微波损耗机制。**
**VI. 结论**
在本工作中，我们利用超导电路研究了不同类型SOI衬底中微波损耗背后的机制。我们表明，高电阻率SOI衬底由于寄生表面传导层的存在而呈现较大的损耗，将内品质因数限制在约 \(10^3\) 左右。标准电阻率SOI衬底表现更好，但仍受限于掺杂硅衬底中的损耗。富陷阱SOI衬底显著优于前两者，因为与衬底中掺杂剂和PSC相关的损耗被有效抑制。我们报道了在单光子极限下内品质因数超过 \(2 \times 10^4\)，仅受限于SiO₂层中的损耗。通过改变共面波导几何尺寸来调节SiO₂层的参与比，可以进一步改善性能。然而，本文报道的品质因数已经足以支持将这些衬底用于低温条件下运行的先进量子器件，例如机电设备[2]或微波-光学转换器[3]。这些衬底将提供更高的灵活性，因为可以在超导微波有源部分下方保留氧化层，这既提高了机械完整性，也改善了散热性能[52, 53]。
文章名：Origins of microwave losses in superconducting circuits made
with silicon-on-insulator substrates
作者：
Simon Messelot,1 Nicolas Aparicio,1 Kazi Rafsanjani Amin,1 Eric Eyraud,1 Bruno Fain,2
Mika¨el Cass´e,2 Guillaume Jourdan,2 Fabrice Nemouchi,2 S´ebastien Hentz,2 Fr´ed´eric
Gustavo,3 Fran¸cois Lefloch,3 Nicolas Roch,1 J´er´emie J. Viennot,1 and Julien Renard1,
单位：
Univ. Grenoble Alpes, CNRS, Grenoble INP,Institut N´eel, 38000 Grenoble, France
2Univ. Grenoble Alpes, CEA, LETI, 38000 Grenoble, France
3Univ. Grenoble Alpes, CEA, Grenoble INP,IRIG, PHELIQS, 38000 Grenoble, France
