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摘要—研究了用于多层堆叠（MS）CMOS和/或阵列CMOS直接键合阵列（CBA）结构的晶圆对晶圆Cu直接键合工艺。由于需要在呈现马鞍形翘曲的晶圆之间进行两次以上的Cu直接键合工艺，MS-CBA结构的实现面临挑战。Cu直接键合工艺因这种翘曲而导致未对准增加，造成键合开路失效。通过引入一种新型未对准校正技术，采用亚800 nm间距键合焊盘的菊花链良率得到改善，并且电迁移（EM）、应力诱导空洞（SiV）和封装可靠性均满足目标规格。MS-CBA结构将在不久的将来使用该技术实现更高存储容量和更高I/O性能的3D闪存。
关键词—3D闪存，Cu直接键合，晶圆翘曲
文章名：Robust Wafer-to-Wafer Cu Direct Bonding Process for Multi-Stacked CMOS Directly Bonded to Array (CBA) Technology in Future 3D Flash Memory
作者：Masayoshi Tagami、Hiroaki Ashidate、Mitsuhiko Noda、Ryo Tanaka、Mamoru Watanabe、Ryuta Mizumoto、Genki Sawada、Yoshiharu Ono、Tomoyuki Takeishi、Katsuyuki Sekine
单位：KIOXIA Corporation Mie, Japan
I. 引言
基于晶圆对晶圆铜（Cu）直接键合工艺的CMOS直接键合阵列（CBA）技术已被开发用于提升3D闪存的性能、功耗、面积和成本（PPAC）。单CBA（其中CMOS晶圆和单元阵列晶圆直接键合）目前已在量产中[1-2]。采用CBA技术的多层堆叠CMOS和/或单元阵列的3D闪存，即所谓的"MS-CBA"，是提供更高比特密度和更好I/O性能的有前景的候选方案，如图1所示[1]。3D闪存中的单元阵列晶圆由于多层各向异性金属字线（WL）的堆叠结构而呈现出复杂的马鞍形翘曲[3-5]。因此，即使在单CBA结构中，控制键合未对准对于实现高键合良率也至关重要。同时，需要小于1 µm的更细Cu键合焊盘间距来增加连接CMOS和/或单元阵列的键合焊盘数量。因此，在MS-CBA中，具有复杂马鞍形翘曲的各种晶圆必须以小于1 µm的Cu键合焊盘间距进行直接键合，如图1所示。不仅在第一次（第1次）键合中，而且在第二次（第2次）键合及后续键合中，都需要减少Cu直接键合过程中的未对准和稳健的电学性能。在本工作中，使用模拟3D闪存中单元阵列马鞍形晶圆翘曲的简单模块测试元件组（TEG）结构，研究了MS-CBA结构的晶圆对晶圆Cu直接键合工艺。通过引入一种新型未对准校正技术，成功实现了用于未来3D闪存应用中MS-CBA的稳健晶圆对晶圆Cu直接键合工艺。
图1. (a) 单CBA和(b) 多层堆叠CMOS和阵列CBA的鸟瞰FIB-SEM图像及示意图，以及CMOS晶圆与单元阵列晶圆之间的晶圆翘曲行为。
II. 实验
A. 马鞍形翘曲晶圆的结构开发
图2显示了3D闪存的示意图[6]。字线（WL）由多层电镀金属组成，WL之间存在SiO₂层。WL通过狭缝分隔。金属中的拉伸应力远大于SiO₂中的压应力，导致沿晶圆上WL方向产生大的拉伸应力。同时，在位线（BL）方向上，金属各向异性非常少，晶圆几乎由SiO₂的压应力翘曲。因此，单元阵列晶圆在WL方向上呈现凹形翘曲，在BL方向上呈现凸形翘曲，导致晶圆在单元阵列形成后呈现马鞍形翘曲，如图2所示。
图2. 3D闪存示意图及单元阵列的晶圆翘曲。
进行了结构研究以再现3D闪存单元阵列晶圆中观察到的马鞍形晶圆翘曲。如图3所示，在形成Cu直接键合焊盘之前，在晶圆上进行多层各向异性线-间距图案化。在反应离子刻蚀（RIE）线部分之后，将高应力材料填充到线图案中，并通过大马士革工艺平坦化[7]。通过组合线宽、密度、方向、深度和层数，创建了各种马鞍形晶圆翘曲，如X方向凸形翘曲和Y方向凹形翘曲，类似于图2所示的3D闪存单元阵列。还制造了不同翘曲的晶圆，以评估键合工艺中使用的未对准校正技术。
图3. 用于Cu直接键合的各种马鞍形晶圆翘曲形成的结构。
B. 多层堆叠键合的工艺流程
图4显示了本工作中评估的多层堆叠键合模块的工艺流程。测试元件组（TEG）在第一次和第二次键合步骤中均具有小于800 nm的Cu键合焊盘间距。在下部晶圆和中间晶圆之间的第一次键合之后，移除中间Si晶圆并进行背面金属处理，随后形成第二个Cu键合焊盘。然后进行第二次键合，之后移除上部Si晶圆。最后，形成铝（Al）焊盘以实现电学性能测量和可靠性测试。
图4. 本工作中制造的多层堆叠键合的工艺流程和结构。
C. 翘曲对传统单CBA和MS-CBA中Cu直接键合性能影响的评估
在通过控制各向同性应力层形成具有各种翘曲的晶圆后（如图3所示），在晶圆对晶圆Cu直接键合之前测量实际翘曲以估算X和Y方向之间的翘曲差（ΔXY）。然后在不进行未对准校正的情况下进行Cu直接键合工艺，并在移除上部Si晶圆后测量晶圆翘曲。此外，测量Cu直接键合的未对准以了解翘曲对键合未对准的影响。比较了第一次和第二次键合步骤之间的未对准性能。使用横截面透射电子显微镜（TEM）研究键合焊盘之间的实际未对准。为评估晶圆翘曲对电学性能的影响，在形成Al探测焊盘后测量键合链良率。进行了电迁移（EM）可靠性测试和应力诱导空洞（SiV）可靠性测试。最后，进行封装热循环测试（TCT）以评估键合稳健性。这些电学和可靠性测试也在第一次和第二次键合步骤之间进行了比较。
III. 结果与讨论
A. 马鞍形翘曲晶圆的结构开发
图5显示了由图3所示各向同性应力层产生的晶圆翘曲的编号和示意形状。展示了四种翘曲变化类型作为示例。当晶圆缺口位于6点钟方向时，翘曲编号被分为X和Y方向，如图5所示。结构A在形成Cu键合焊盘之前没有各向同性图案化。结构B、C和D具有可变的各向同性应力层。结构B在X方向表现出中等拉伸应力，在Y方向表现出中等压应力。结构C在X方向表现出比结构B更大的拉伸应力，在Y方向表现出更大的压应力。结构D在X方向表现出小拉伸应力，在Y方向表现出大压应力。通过控制各向同性应力层的参数，成功模拟了单元阵列晶圆或CMOS和/或单元阵列之间键合后晶圆的翘曲，以研究3D闪存中MS-CBA的Cu直接键合工艺。
图5. 由各向同性应力层产生的晶圆翘曲行为。
B. 马鞍形晶圆翘曲对W2W Cu直接键合过程中未对准的影响
使用马鞍形翘曲晶圆进行了Cu直接键合工艺，以研究翘曲对键合未对准的影响（不进行未对准校正）。图6显示了晶圆内最大键合未对准值（称为"R"）作为X和Y方向之间翘曲差（称为翘曲差ΔXY）的函数。"R"值由方程(1)定义，并在图6的俯视图中说明。翘曲差（ΔXY）由方程(2)定义。
其中，翘曲（Y上部）指Cu直接键合工艺过程中上部晶圆在Y方向的翘曲，翘曲（Y下部）指Cu直接键合工艺过程中下部晶圆在Y方向的翘曲。如图6所示，随着翘曲差（ΔXY）的增加，最大未对准（R）也增加。值得注意的是，未对准在晶圆边缘处特别大。
图6. 键合未对准对晶圆翘曲差的依赖性。
图7显示了图6中最大未对准值和晶圆图的结构的键合链良率。在TEG中引入了上下Cu键合焊盘之间有意设计的未对准，称为MA。MA=±0 nm和MA=±100 nm的TEG如图7所示。对于翘曲最小的晶圆，即使在MA=±100 nm时，键合良率也接近100%，如图7(a)-(c)所示。然而，随着晶圆翘曲差（ΔXY）的增加，键合良率下降，如图7(d)-(f)和(g)-(i)所示，尤其是MA=±100 nm样品。
图7. 不同翘曲晶圆在有意设计未对准下的键合链良率。
图8显示了键合电阻的晶圆图，对应于图7中的累积电阻图。黄色芯片表示较高电阻，红色芯片表示开路。随着翘曲差（ΔXY）的增加，MA TEG在整个晶圆上表现出独特的电阻分布。在MA=±0 nm TEG的情况下，晶圆的左右两侧均显示出焊盘对焊盘短路失效，如图8(h)所示。当MA为-100 nm时，仅晶圆左侧出现短路失效。相反，当MA为+100 nm时，大部分短路失效发生在晶圆右侧。
图8. 键合电阻的晶圆图，对应的电阻累积图如图7所示。
为研究短路失效现象的根本原因，对图8(h)中呈现显著马鞍形翘曲的晶圆进行了横截面TEM分析。对MA=±0 nm TEG的晶圆中心、左侧和右侧区域进行了检查。图9显示了每个晶圆位置的横截面TEM图像。在晶圆中心未观察到实际未对准（图9(b)）。然而，在晶圆左右两侧观察到上下焊盘之间接近焊盘尺寸一半的未对准。在晶圆左侧，上部焊盘相对于下部焊盘向左偏移。相反，在晶圆右侧，上部焊盘相对于下部焊盘向右偏移。
图9. 图8(h)所示晶圆在(a) 晶圆左侧、(b) 晶圆中心和(c) 晶圆右侧的横截面TEM图像。
图10显示了(a)无晶圆翘曲和(b)大晶圆翘曲时的键合未对准示意图。
图10. (a) 无晶圆翘曲和(b) 大晶圆翘曲时键合未对准机理的示意图。
当无晶圆翘曲时，晶圆形保持圆形，未对准可控制在约0 nm。相反，当晶圆翘曲显著时，晶圆形根据马鞍形翘曲的方向发生变形。在本研究中，ΔXY约为200 μm。因此，预计晶圆将变形为椭圆形，如图10(b)所示，X方向直径比Y方向长。这种变形在Cu直接键合过程中引起对称未对准。具体而言，即使在MA=±0 nm情况下，上部Cu键合焊盘相对于下部焊盘在晶圆左侧向左偏移，在晶圆右侧向右偏移，如图10(b)所示。在MA=+100 nm TEG的情况下，顶部Cu键合焊盘有意相对于下部焊盘向右偏移。因此，焊盘对焊盘间距在晶圆右侧变窄，在左侧变宽。相反，对于MA=-100 nm TEG，顶部Cu键合焊盘有意相对于下部焊盘向左偏移，导致晶圆左侧间距变窄，右侧间距变宽。因此，如图8(g)和(i)所示，在MA=±100 nm TEG中观察到的不对称焊盘对焊盘短路失效归因于此效应。从这些结果可以得出结论，马鞍形翘曲根据应力方向引起晶圆的放大位移，导致上下键合焊盘之间的未对准。
C. 多层堆叠CBA中W2W Cu直接键合的未对准校正研究
图11显示了从图6外推的MS-CBA估计最大未对准（R）。由于MS-CBA中马鞍形晶圆翘曲的可能组合，预计翘曲差（ΔXY）将增加。未对准（R）可能增加至500 nm，表明Cu直接键合工艺需要进一步的未对准校正技术。为开发MS-CBA的新键合未对准校正技术，还使用了具有ΔXY的模拟马鞍形翘曲晶圆（如图2所述）。研究了一种新型未对准校正技术，以减少Cu直接键合过程中翘曲差（ΔXY）对未对准的影响，特别是在MS-CBA的第二次键合步骤中。这是因为第一次键合的晶圆不仅固有地呈现马鞍形翘曲，还呈现由第一次Cu直接键合工艺引起的畸变。
图11. 通过图6外推的MS-CBA最大未对准（R）估算。
图12显示了新型校正技术实现的未对准改善。结果，使用该方法成功将MS-CBA的Cu直接键合未对准减少了约85%。此外，使用这种新型未对准校正技术研究了多层堆叠Cu直接键合的结构和电学性能。
图12. 通过新型未对准校正技术实现的未对准改善。
D. 多层堆叠Cu直接键合的结构和电学性能
图13显示了使用图4所示工艺流程制造的亚800 nm间距多层堆叠Cu键合链的横截面TEM图像。多层堆叠Cu直接键合结构已成功实现。
图13. 亚800 nm间距多层堆叠Cu键合链的横截面TEM图像。
图14显示了使用新型未对准校正技术的第一次和第二次键合步骤的未对准测量结果。校正后第二次键合的未对准与第一次键合相当。这种新型未对准校正技术在MS-CBA的多层堆叠Cu直接键合中展现了稳健的工艺控制性能。
图14. 采用键合未对准校正后第一次和第二次键合的未对准（R）。
测量了图13所示结构的电学性能。图15显示了第一次和第二次键合步骤的100k链路Cu直接键合链良率。第二次键合的键合电阻与第一次键合相当，表现出非常紧密的电阻分布。
图15. 第一次和第二次键合的100k链路Cu直接键合链良率。
图16说明了Cu直接键合链良率对未对准的依赖性。测量了第一次和第二次Cu直接键合的实际未对准，并将其与键合链良率相关联。第二次键合的键合链良率与第一次键合相当，并达到了规格要求。
图16. 第一次和第二次键合的100k链路Cu直接键合链良率。
使用多层堆叠键合结构进行了电迁移（EM）可靠性测试，比较了第一次和第二次键合的可靠性。所有芯片，即使在未对准规格内的芯片，均满足EM制造规格。测试后，对失效样品进行分析以研究失效模式。图17显示了EM可靠性测试后的横截面TEM图像，重点关注电子上游区域。在第一次和第二次Cu直接键合中，Cu键合焊盘的上部Cu互连中均产生了空洞，但在Cu键合焊盘中未观察到Cu迁移。
图17. 第一次（a）和第二次（b）键合的100k链路Cu直接键合链良率。
图18显示了第一次和第二次Cu键合焊盘的SiV可靠性测试结果。
图18. 第一次和第二次Cu键合焊盘的SiV可靠性测试结果。
经过1000小时高温储存后，包括上下互连在内的Cu键合焊盘的电阻偏移在第一次和第二次键合中均保持在规格范围内。最后，进行封装温度循环测试（PKG TCT）以评估三种类型TEG在封装应力下的键合性能，如图19所示。
图19. 用于封装可靠性的TEG结构示意图。
TEG1为第一次和第二次键合的多层堆叠键合链，TEG2为第一次键合链，TEG3为第二次键合链。如图20所示，任何TEG均未观察到电阻偏移。
图20. 图19所示TEG1、TEG2和TEG3在封装可靠性测试过程中的电阻偏移。
这些结果表明，通过为多层堆叠Cu直接键合工艺引入新型未对准校正技术，可以实现稳健的键合性能。
IV. 结论
本工作研究了多层堆叠CBA结构的晶圆对晶圆Cu直接键合工艺。由具有复杂应力的单元阵列结构引起的马鞍形晶圆翘曲影响Cu直接键合过程中的未对准，并影响键合良率。开发了一种针对马鞍形晶圆翘曲的Cu直接键合新型未对准校正技术，成功改善了未对准控制，以确保可靠的多层堆叠CBA。多层堆叠Cu直接键合结构的电学性能以及EM、SiV和PKG TCT可靠性均表现良好。借助这种新型未对准校正技术，可以在未来3D闪存应用中实现多层堆叠CBA的稳健晶圆对晶圆Cu直接键合工艺。
