#混合键合
#cusio2混合键合
#cusicn混合键合
划重点：8寸12寸 W2W D2W混合键合全流程代工解决办法--可靠背面减薄，等离子切割，超薄晶圆 12寸12um
#BUMP晶圆
#RDL重布线晶圆
#812寸混合键合全流程代加工
#812寸混合键合标准晶圆
#812寸光刻显影刻蚀镀膜抛光电镀
摘要—混合键合作为先进封装的一项使能技术，是一个快速发展的领域，正朝着浸没式光刻所能实现的互连尺寸极限迈进。随着这些快速的进步，对键合工艺之前的键合层工程和集成的理解对于实现成功键合所需的对准目标更为关键。为理解该工艺的挑战，创建了测试载体以评估<150 nm细间距晶圆对晶圆混合键合。经过工艺优化，实现了无空洞混合键合，键合残留<50 nm。
关键词—混合键合，150 nm间距，集成，CMP
I. 引言
先进工艺技术如图像传感器[1]、高带宽存储器[2]、NAND和DRAM[3]的关键使能技术之一是铜对铜混合键合。这些技术通常使用微凸点或Cu柱进行连接，但这些结构通常较大（>40 µm），需要额外通过基板布线来完成连接，导致封装尺寸增大。相比之下，混合键合尺寸小（<10 µm），可直接将结构连接在一起，无需封装级布线。将这些工艺技术从微凸点转向混合键合，可显著减小封装尺寸，允许集成更多器件，为封装中的芯片和布线布局创造新的可能性，改善电源管理并提高器件速度[4]。
在铜对铜混合键合中，两个具有混合材料顶面（通常为某种电介质和铜）的晶圆被对准并相互接触以引发键合[5]。在键合过程中，电介质在其表面之间形成范德华力，暂时将两个晶圆固定在一起。这些键容易断裂且非常弱，因此需要在键合后进行退火步骤。在退火步骤中，将电介质结合在一起的氢键缩合，在键合界面形成强共价键，将晶圆永久锁定在一起。同时，Cu相对于周围电介质膨胀（约30倍更高的膨胀[6]），导致每个晶圆中的铜合并，形成跨界面的铜/铜键。退火后，顶部晶圆被减薄以利于进一步加工[7]。
尽管转向混合键合有许多好处（如上所述），但在将该工艺整合到器件制造流程中时，有许多挑战需要克服。第一个挑战是创建良好的键合界面，这受到键合工艺上游许多选择的影响。在研究键合界面时，关键因素是形貌和表面化学。形貌可根据其长度尺度进一步细分：晶圆级、芯片级、宏观级、键合焊盘级、Cu凹陷深度和粗糙度。如果晶圆级形貌过高，即使在键合之前，在刻蚀工艺期间也可能出现层间电接触问题。对于芯片级形貌，主要问题将是芯片的框架。芯片周围没有金属的大面积区域容易产生大的边缘滚降，这可能破坏键合波，导致可能跨越整个芯片或晶圆中多个芯片的空洞（图1）。
图1. 沿框架具有高滚降（约8 nm）的晶圆的CSAM图像。空洞在整个晶圆的框架与芯片之间的界面处形成，在某一点键合波似乎在一组芯片周围断裂，使它们全部未键合。
当进入宏观级形貌时，与芯片级相同的问题适用，但尺度从数十毫米变为数十微米。进一步缩小到键合焊盘级，是由刻蚀和化学机械平坦化（CMP）工艺组合引起的圆角化和侵蚀。当这个量太大时，将在键合焊盘边缘产生锁孔状空洞，这既是电迁移失效的来源，也是相邻键合焊盘之间金属扩散的途径（图2）[8]。
图2. 键合焊盘角落的SEM图像，其中电介质为灰色，铜和阻挡层/衬里金属为白色，空洞区域为黑色。CMP工艺引起的侵蚀产生一个三角形空洞，延伸至电介质界面，为晶圆间的铜扩散创造了路径。
再进一步缩小到铜凹陷深度，为键合焊盘选择的深度必须与特征尺寸以及铜所经历的后续工艺密切相关。对于约0.5 µm的大铜焊盘，即使凹陷深度>6 nm也能实现良好连接，但随着尺寸减小，热扩散消失，仅剩表面扩散。在这种情况下，我们只能期望<3 nm的膨胀，因此目标凹陷深度应为约1 nm，以考虑晶圆上的变化[8,9]。此外，根据等离子体活化的类型，焊盘表面形成的铜物种的尺寸和数量会发生变化。这些物种具有不同的密度、电阻率和抗Cu扩散能力，这进一步减小了良好铜连接所允许的凹陷深度[9,10]。如果铜凹陷对于给定的特征尺寸和退火条件太深，接触将不会跨界面膨胀，电路中将不会形成电连接（图3b）。相反，当系统中的凹陷减小时，在热膨胀/扩散过程中，铜接触点处会产生内部拉伸应力。如果铜突出仅几纳米，这种应力将足够强以克服晶圆之间的粘附力，导致它们在退火步骤中断裂（图3a）。相反，如果凹陷太深，铜接触将无法接触，造成开路。最后，如果电介质的短程粗糙度太高，将产生微空洞[11]。
图3. A) 未实现接触的铜焊盘SEM图像，B) 具有8 nm铜突出的断裂晶圆的光学图像。
即使CMP调整得当，不良对准也可能导致键合界面上的电连接失败。晶圆中的未对准可分为x和y方向的各个线性项（方程1-3）。
其中Xi和Yi为晶圆上的位置，Dx、Dy和Ds分别为x方向、y方向和标量位移，Tx和Ty为平移未对准，S为晶圆的膨胀或缩放，θ为旋转，Rx和Ry为剩余的非线性未对准。键合质量通常通过计算整个晶圆上总测量未对准的平均值+3σ值（Ds,i，方程1）来确定。Ds值通过测量顶部和底部晶圆上两个重叠对准标记中心之间的距离来确定（图4）。
图4. Ds测量示意图。
通过将该总位移分解为独立的Dx和Dy分量，可以计算线性项以实现键合未对准的校正。方程2和3中的两个线性项（T和θ）主要由键合工具的机械对准控制。虽然名义上是线性项，但S包含线性和非线性分量，强烈依赖于来料晶圆形貌，晶圆间翘曲的微小变化可能导致键合过程中上部晶圆缩放的变化以及消除该项所需的"正确"偏移。虽然T在整个晶圆上均匀，但S和θ的影响均随晶圆半径增加而增大。虽然在晶圆中心10 mm范围内，S中1 ppm的未对准或θ中1 µrad的未对准仅贡献10 nm，但在晶圆边缘，同样的未对准贡献150 nm。所有其他来源的未对准（晶圆翘曲、表面质量、图案布局、键合工艺）均包含在R项中。
在本工作中，我们报告了小间距（0.14 µm）下的高精度混合键合。我们证明，通过理解来料晶圆条件和工具设置如何影响键合对准精度，可以实现Ds<50 nm。
II. 方法
A. 材料与方法
为证明亚150 nm间距混合键合的可行性，开发了两个0.14 µm间距的测试载体。第一个测试载体仅包含键合焊盘层，第二个在键合焊盘下方具有穿过键合界面的各种电学测试结构。
测试载体采用非对称键合焊盘，顶部晶圆上的键合焊盘比底部晶圆小，以增加在电学良率受影响之前允许的未对准量（图5）。先前0.5 µm间距混合键合的工作表明，通孔电阻随未对准逐渐增加，直到未对准超过50%，此时电阻发生突变[12]。对于该测试载体，下部晶圆和上部晶圆的焊盘直径分别为84 nm和72 nm，良好电学良率的最大允许未对准为30 nm。
图5. 0.14 µm间距键合焊盘区域重叠与上部焊盘尺寸、下部焊盘尺寸以及两个晶圆之间绝对未对准的关系。
B. 混合键合工艺流程
在晶圆对晶圆键合过程中，来料晶圆表面由电介质表面中凹陷的Cu焊盘组成。具有此表面布置的两个晶圆首先用等离子体活化，并在去离子水中冲洗，以在电介质上创建亲水表面。然后将顶部晶圆翻转并以纳米级精度精确地与底部晶圆面对面对准。晶圆对准后，将晶圆彼此靠近，使用键合针消除两个晶圆之间的空气并引发接触。从该起始点开始，两个晶圆之间最接近未键合区域的范德华吸引力将它们拉在一起。晶圆的这种拉合从晶圆中心径向向外进行，形成键合波。
图6. 晶圆对晶圆混合键合工艺流程。
C. 表征
为优化键合对准工艺，在TEL键合机平台上对顶部和底部晶圆上的重叠对准标记进行了晶圆级红外检查（WIR）。每个晶圆测量>200个芯片上的对准，以提供正确故障排除和校正晶圆间未对准所需的空间分辨率。
CMP工艺的质量通过原子力显微镜（AFM）分析确定。CMP后测量在Park Systems NX20 AFM上进行，扫描区域包含9个键合焊盘（0.5 µm × 0.5 µm）用于凹陷深度测量，以及各种对准标记（5 µm × 40 µm）用于平坦度测量。进行透射电子显微镜（TEM）分析以确认刻蚀后和CMP后刻蚀条件和膜厚，以及键合界面的直接成像（Hitachi SU9000）。空洞检查在Nordson Sonoscan AMI Gen7™共聚焦扫描声学显微镜（C-SAM）上进行。
III. 结果与讨论
A. 0.14 µm间距测试载体集成
在开始键合优化之前，需要解决从0.5 µm缩小到0.14 µm的集成挑战。主要挑战是创建具有连续铜填充的小特征。此尺寸特征的金属化必须足够小，以在阻挡层/衬里/种子层工艺或随后的Cu电沉积过程中不会导致焊盘顶部夹断。如果调整不当，将形成填充不良的通孔（图7a）。通过调整光刻、刻蚀和衬里/种子层工艺，创建了沿侧壁具有良好附着力的通孔，并且在特征顶部足够薄，以在电镀步骤中实现良好的特征填充（图7b）。
图7. 顶部晶圆键合焊盘在刻蚀、金属化和CMP后的横截面TEM图像。A) 显示初始集成中填充不良的焊盘，B) 优化刻蚀和衬里/种子层工艺后成功填充的键合焊盘。
成功填充键合焊盘后，进行了测试以确定晶圆是否能够无空洞键合。两个测试载体均显示整个晶圆上无空洞键合，表明键合成功（图8）。
图8. 无空洞CSAM图像：A) 仅键合层和B) 含电学测试结构的测试载体，表明键合成功。
B. 图案转移对键合界面的影响
虽然图案转移边缘滚降可能导致空洞，但它也能够影响键合波的传播速率。两个晶圆之间的粘附力强度与它们之间的距离相关[13]。当键合波接近具有滚降的区域时，平行于特征的粘附强度将远大于跨越特征的粘附强度。这种粘附力差异将导致波平行于特征与跨越特征的传播速度相应增加。当这些特征在芯片内和晶圆上多次重复时，这种速度差异被放大到某一方向将先于其他方向完成键合的程度。此时，键合波将开始绕过已完成区域，产生跨晶圆的残余涡旋效应，主导位移特征（图9a）。
图9. 残余量的WIR极坐标图：A) 仅键合层的晶圆，B) 带有下方图案的集成晶圆，C) 在键合层图案化步骤前添加平坦化流程的集成晶圆。
观察我们的掩模集成及其产生的键合特征，很明显它们是由下方特征引起的形貌所致（图9b）。该掩模上最大特征的AFM分析显示沿垂直方向远长于水平方向的矩形存在13-14 nm的滚降（图10a）。通过为键合层添加更厚的电介质并将其平坦化到初始层厚度，几乎可以消除所有形貌（图10b），残余量恢复到无下方金属层晶圆中看到的标准四重对称性（图9c）。
图10. A) Cu CMP前后测试载体上大型矩形特征的AFM图像，B) 在键合层集成工艺中添加平坦化流程后同一特征的AFM图像。
C. 混合键合套刻分析与优化
在消除基于图案转移的残余量后，在键合机层面进行了进一步优化。进行了初步测试以从位移中去除线性可校正项，经过几次迭代后，创建了具有低线性未对准的键合配方（图11）。
图11. 针对线性校正优化的140 nm间距混合键合晶圆的晶圆对晶圆键合未对准。
350 °C、1小时键合后退火后的140 nm间距混合键合界面横截面显示，70-80 nm键合焊盘成功对准和连接，Cu晶粒跨键合界面生长（图12）。Cu界面在键合界面上形成连续连接，侧壁锁孔状空洞极小，证明了140 nm间距混合键合的可行性。
图12. A) 350 °C、1小时键合后退火后良好对准的140 nm间距混合键合界面的TEM图像，B) 该区域跨键合界面铜晶粒生长的特写。
D. 用于进一步键合改进的新硬件解决方案
尽管在线性未对准方面取得了很大改进，但基于当前硬件，残余量的减少存在限制。主要限制之一是缩放补偿系统的性质。虽然它可以用于去除非常大的缩放量（超过1 µm），但这种校正是跨晶圆线性执行的，但缩放本身具有小的（数十nm）非线性分量。这种非线性膨胀是由于晶圆膨胀随晶体取向的差异所致[14]。虽然总位移将随着缩放校正的增加而减少，但残余量不会改变，导致较小的非线性分量成为晶圆上未对准的主要来源。基于这一学习，开发了一种新的硬件解决方案，可以同时校正对称和非对称膨胀，导致总未对准显著低于标准硬件。基于仿真，该硬件将消除这种四重特征，将系统中的未对准从平均值+3σ的60 nm降低到<15 nm（图13）。
图13. A) 无新硬件（橙色、绿色）和有新硬件（紫色、蓝色）时，缩放校正量对应的建模未对准（Dx、Dy）。B) 使用新硬件时整个晶圆上未对准的仿真，显示预期平均值+3σ<15 nm。
结论
开发了140 nm间距键合焊盘测试载体，并使用TEL混合键合机进行键合，以证明140 nm间距高良率键合的可行性。通过仔细的集成，包括额外步骤以抵消由下方图案形貌转移到键合层引起的变形，在140 nm间距下演示了无空洞混合键合，键合后退火后Cu晶粒跨键合界面成功生长。为该测试载体创建了优化的键合配方，在4个晶圆的测量点中74%显示键合残余量小于30 nm。为进一步改善键合残余量，提出了一种新的硬件解决方案，在多物理场晶圆键合仿真中显示出15 nm（M+3σ）的键合未对准。这些学习将有助于减少键合机引起的未对准，并实现亚150 nm间距下的高良率和可靠混合键合。
文章名：Reducing Wafer-to-Wafer Bonding Misalignment to Enable 140nm Pitch Hybrid Bonding
作者：Christopher Netzband、Andrew Tuchman、Joshua Greklek、Shinichi Tan、Yuki Taniguichi、Nathan Ip、Atsushi Nagata、Sayantan Das、Brittany Hedrick、Hirokazu Aizawa、Ilseok Son、Angelique Raley
单位：
1.Tokyo Electron Technology Center America, LLC Albany, U.S.A
2.Tokyo Electron Kyushu Ltd. Kumamoto, Japan
3.Tokyo Electron America, Inc. Austin, U.S.A.
