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摘要—通过有效的200 nm互连间距，实现了一种稳健的晶圆对晶圆混合键合技术。讨论了关键的工艺优化。展示了菊花链结构上的高电学良率。
关键词—3D集成，晶圆对晶圆混合键合，工艺开发，缩放，电学表征，3D套刻
I. 引言
过去几年中，晶圆对晶圆（W2W）混合键合间距从2 µm缩小至250 nm的技术细节已被详细记录[1-6]。在[7]中，展示了200 nm互连间距的初步结果。在本文中，我们进一步阐述并展示了通向稳健且高良率的200 nm互连间距晶圆对晶圆混合键合焊盘技术的路径。以下段落讨论关键工艺参数，如键合前的局部和全局晶圆平坦度以及晶圆对晶圆底部到顶部混合焊盘对准精度。
II. 晶圆对晶圆混合键合
晶圆对晶圆混合键合技术在300 mm平台上运行。在顶部晶圆上集成了中道TSV模块，而顶部和底部晶圆均包含STI和PMD介电层以及金属1单大马士革模块，模拟后端工艺并实现布线和电连接。混合键合模块包含通孔单大马士革模块，能够实现顶部单大马士革混合焊盘模块的虚拟化，同时允许在关键键合界面实现更好的工艺均匀性。晶圆对晶圆键合后，顶部晶圆被减薄以暴露TSV钉，随后连接至铝电学测量焊盘。横截面示意图如图1所示。
图1. 晶圆对晶圆（W2W）混合键合堆叠的横截面。层厚度未按比例绘制。
为实现混合键合焊盘CMP后的最佳平坦度，选择圆形混合焊盘的六边形网格图案代替方形网格（图2）。与矩形网格图案相比，这导致在所有方向上具有相等的焊盘间距，并在相同焊盘面积密度下增大了焊盘间距。
图2. (a) 方形网格和(b) 六边形网格；在相同焊盘面积密度下焊盘间距均匀性的比较。
用于该细间距混合键合技术的测试载体已在[6]中描述。混合焊盘间距缩放通过减小焊盘关键尺寸和在连接焊盘之间引入虚拟焊盘来实现。下表1总结了混合焊盘间距从350 nm到200 nm的可用底部和顶部焊盘设计配置。对于不等焊盘尺寸结构，顶部焊盘的设计密度约为15%（200 nm间距除外），而底部焊盘密度为25%。对于等焊盘尺寸配置，可用的设计焊盘密度为20%或25%。
表I. 混合焊盘设计配置与间距的关系
III. 混合焊盘模块优化
在固定间距下最小化晶圆上有效焊盘铜密度，对于控制局部表面平坦度以实现紧密间距下的无空洞键合至关重要。因此需要笔直的焊盘侧壁轮廓，以在刻蚀和CMP后保持对有效焊盘关键尺寸（CD）的严格控制。
在原始的混合焊盘模块中，顶部SiCN和氧化物层在硬掩模就位的情况下进行刻蚀。然后在毯式SiCN底部焊盘开口之前剥离光刻胶和硬掩模，到达下方的通孔。然而，这种方法导致顶部SiCN圆角化，以不可控的方式增大了有效顶部焊盘关键尺寸。对于改进的焊盘模块，更改了干法刻蚀策略，实现了从顶部到底部的笔直侧壁轮廓。为促进无空洞铜填充，总介电堆叠厚度也已减小。
图3. 设计CD为100 nm的混合焊盘的TEM图像，原始和改进的混合焊盘模块对比。
通过顶视图CDSEM分别在光刻后、干法刻蚀后和CMP后监测了200 nm间距顶部晶圆焊盘的混合焊盘CD。当使用改进的干法刻蚀程序时，混合焊盘CD明显得到更好的控制，规格更严格。CMP后的最终焊盘CD不仅更小，而且在晶圆内和晶圆间表现出良好的分布。
图4. 光刻后、刻蚀后和CMP后的CDSEM数据，针对设计CD为100 nm的混合焊盘。原始和改进的混合焊盘模块。收集了5片晶圆的数据。
混合键合的CMP涉及三个步骤。铜体抛光步骤以高下压力去除铜过载层，停止在受控的铜厚度。随后的铜清除步骤使用较低下压力，选择性地停在阻挡层上，并进行受控的过抛光以确保完全去除铜，同时最小化焊盘凹陷和侵蚀。设计中战略性使用虚拟焊盘（平铺）引入了平滑且渐变的混合焊盘密度过渡，减少了阵列边界处的侵蚀和滚降，这对于控制晶圆级形貌至关重要[6]。
图5. 混合焊盘台阶高度随晶圆位置（中心到边缘）或焊盘间距的变化，通过在线AFM测量。CMP工具1与CMP工具2的对比。
在两种不同的CMP工具上检查了混合焊盘凹陷控制。图5显示CMP工具2具有更好的性能，在晶圆内和不同焊盘间距上的分布更小。
下图6显示了用于混合焊盘铜和阻挡层CMP的这两种不同CMP工具的扫描声学显微镜（SAM）图像。在具有良好焊盘对焊盘键合套刻精度（见第IV节）的键合对中，与CMP工具2相比，CMP工具1在200 nm间距菊花链结构上存在更多空洞。这与AFM测量中看到的更大分布相对应。在键合时套刻精度较差的晶圆对在200至250 nm间距大型菊花链结构上自然会表现出更多空洞问题。
图6. 扫描声学显微镜（SAM）图像及大型菊花链区域上的空洞良率与间距的关系；CMP工具1与CMP工具2的对比。
IV. 焊盘对焊盘套刻精度
为确保高良率混合W2W键合，晶圆键合套刻精度是提升性能的重要因素。为在顶部和底部焊盘之间提供足够的接触面积，建议焊盘至少有50%的重叠面积。这导致所需的最大晶圆对晶圆键合套刻矢量小于间距/4。
本文报告的晶圆要么在配备SmartView® NT2对准器的EV Group GEMINI®晶圆键合系统上键合，实现低于200 nm的套刻精度，要么使用更新的SmartView® NT3面对面键合对准器键合，将套刻精度降低到亚100 nm值。NT3系统还具有先进的套刻工艺控制，并配备高分辨率键合波传感技术，使用集成在吸盘中的多个传感器实时评估键合前沿传播。
图7展示了在第II节所述处理的电学器件晶圆上，NT2和NT3晶圆键合系统之间实际晶圆对晶圆键合对准的改善。从实线曲线来看，混合顶部到底部焊盘对焊盘矢量套刻长度小于50 nm的芯片数量从约60%增加到约80%。焊盘对焊盘套刻误差可以建模为线性和非线性分量。线性分量包括平移、旋转和缩放误差，必须在键合时根据来料器件晶圆进行优化。
图7. 晶圆对晶圆套刻矢量长度的累积图，包含晶圆上所有芯片。NT2和NT3键合机之间在应用和不应用混合焊盘光刻键合前校正的情况下的差异。
然而，非线性晶圆畸变（残余量）可对总套刻误差产生显著贡献。这些残余误差的很大一部分是晶圆对晶圆可重复的。
这种可重复套刻残余指纹的示例如图8所示。该残余指纹可在键合前的混合焊盘层光刻步骤中进行校正。因此，残余数据在平均后，50%转移到底部焊盘光刻校正，50%加翻转转移到顶部焊盘光刻校正。
图8. 非线性晶圆畸变残余量的可重复晶圆对晶圆指纹，5对晶圆的平均值；在混合焊盘光刻层面应用的底部和顶部焊盘校正。
在我们的测试载体上，光刻校正限值设为50 nm，以确保混合焊盘与下方通孔的良好连接（通孔CD等于150 nm）。注意，在生产环境中，您会在通孔和焊盘级别都应用此光刻校正。
在焊盘光刻级别应用混合焊盘校正时对非线性残余量的积极影响如图9所示。95%水平下的残余矢量长度从60 nm减少了3倍至20 nm。
图9. 晶圆对晶圆非线性残余矢量长度，包含晶圆上所有芯片；有无混合键合焊盘光刻预校正的改进情况。
混合键合焊盘光刻反馈校正的总体效果可见于图7中的累积总套刻矢量图。由于非线性残余量的减少，总底部到顶部焊盘套刻也得到更好的控制。从虚线来看，在NT2键合机上90%的芯片获得低于50 nm的套刻矢量长度，在NT3键合系统上甚至所有芯片都达到此水平。
V. 电学结果
混合底部到顶部焊盘连接性在三个独立的互连链结构部分上进行分析。作为焊盘对焊盘套刻性能和混合焊盘设计配置（表I）函数的电学分析在链结构上进行，累积总链路数根据焊盘间距从1500到3000不等。
图10. 200 nm六边形焊盘网格上菊花链结构的TEM图像（水平截面），等混合焊盘尺寸，设计Cu密度25%。
下图11至13中的每个点代表许多键合晶圆对在晶圆级混合焊盘链良率与底部到顶部焊盘套刻精度的关系。X轴绘制了总焊盘对焊盘矢量套刻长度小于50 nm的芯片百分比。绘制了三种最小混合焊盘间距（250 nm、225 nm和200 nm）下的电学数据。
对于所有焊盘尺寸配置，焊盘对焊盘套刻精度与电学良率之间存在明显的线性关系。对于相同套刻，较大混合焊盘间距的良率也增加，符合预期。例如，要在250 nm间距下获得约90%的混合焊盘连接良率，晶圆上至少80%的芯片需要具有低于50 nm矢量长度的套刻精度（图11）。进一步缩小间距至225和200 nm，需要更好的套刻精度。这证明了键合机上先进的套刻工艺控制的必要性以及通孔/焊盘级别光刻预校正的需求。
图11. 链结构（#链路数=1500-3000）的电学良率与底部到顶部焊盘总套刻矢量长度<50 nm的芯片数量之间的关系。等焊盘尺寸配置，设计Cu焊盘密度=25%。底部和顶部焊盘CD尺寸见表I。混合焊盘间距=200、225和250 nm。
然而，键合对准不仅是实现可靠混合键合细间距技术的关键参数。晶圆对晶圆电学键合良率也关键取决于CMP工艺实现的表面平坦度和形貌，该工艺必须提供原子级平坦、无缺陷的表面，并严格控制Cu焊盘相对于周围电介质的凹陷和侵蚀。
这在比较在CMP工具1或CMP工具2上抛光的对准最佳晶圆对的电学良率时得到了证明。在第III节中，已经证明CMP工具1在最小混合焊盘间距下导致键合界面出现更多空洞。尽管这些键合对具有非常好的焊盘对焊盘套刻，但电学良率因此低于预期。然而，CMP工具2抛光的晶圆上的电学良率非常高，甚至超过线性趋势，特别是对于225 nm和200 nm的最紧密间距。
图12显示了等混合焊盘尺寸配置在缩放混合焊盘CD时（因此将设计铜焊盘密度从25%降低到20%）的电学良率。250和225 nm间距的良率与上述25%等焊盘尺寸结构获得的值保持相等（图11）。
图12. 链结构（#链路数=1500-3000）的电学良率与底部到顶部焊盘总套刻矢量长度<50 nm的芯片数量之间的关系。等焊盘尺寸配置，设计Cu焊盘密度=20%。底部和顶部焊盘CD尺寸见表I。混合焊盘间距=200、225和250 nm。
然而，由于有效焊盘密度的降低，细间距链结构的局部平坦化得到改善，导致该细间距下键合空洞减少。这解释了现在在具有良好套刻性能且在CMP工具1上抛光的晶圆对上也获得了高良率。
然而，对于200 nm间距结构，图12中的良率与图11中的值相比急剧下降，即使在套刻性能最佳的晶圆对上也是如此。这些结构的设计焊盘CD为100 nm。我们认为这种良率下降可归因于焊盘腐蚀效应[8]（在最小焊盘尺寸下更严重）、该小焊盘CD的非最佳光刻条件，或可能的电镀铜填充问题。
转向不等焊盘尺寸配置（图13），250 nm焊盘间距的电学良率与等焊盘尺寸结构相比降低。对于200 nm间距，良率不高，但优于20%等焊盘尺寸配置，因为现在只有顶部混合焊盘设计为100 nm的最小焊盘CD。
图13. 链结构（#链路数=1500-3000）的电学良率与底部到顶部焊盘总套刻矢量长度<50 nm的芯片数量之间的关系。不等焊盘尺寸配置，顶部焊盘密度约为15%（200 nm间距除外），底部焊盘密度为25%。底部和顶部焊盘CD尺寸见表I。混合焊盘间距=200和250 nm。
图14作为总结，显示了等焊盘尺寸结构（铜密度25%）每个链路的测量电阻累积图。数据在键合晶圆对（超过90%的芯片总底部到顶部焊盘套刻矢量长度低于50 nm）上测量。良率在低至200 nm混合焊盘间距下仍然非常高。
图14. 每个链路的电阻累积概率图，在混合键合链结构（#链路数=1500-3000）上测量，作为焊盘间距的函数，等焊盘尺寸，混合焊盘设计Cu密度=25%。
图15. 每个链路的电阻累积概率图，在混合键合链结构（#链路数=450k-900k）上测量，作为焊盘间距的函数，等焊盘尺寸，混合焊盘设计Cu密度=25%。
VI. 结论
我们展示了200 nm间距混合焊盘晶圆对晶圆互连技术的实现。键合套刻精度的重要性已通过电学证明。只有在整个晶圆上达到总底部到顶部焊盘套刻矢量长度低于50 nm的晶圆对，才能预期100%的混合键合良率。如果键合前的全局和局部平坦度不受控制，可能会发生进一步的良率损失。保持有效铜焊盘密度尽可能小是避免键合界面空洞的关键。我们目前建议最大铜焊盘密度为25%。
影响良率的其他工艺问题是腐蚀效应。连接焊盘铜腐蚀是在化学机械抛光或键合前湿法清洁期间可观察到的现象，导致混合键合焊盘中铜深度凹陷，危及完整性和电学混合键合良率。
未来的缩放需要进一步的改进。随着器件复杂性的增加，非对称晶圆翘曲引入套刻误差，需要先进的硬件和对准算法。亚100 nm间距的工艺优化将需要对CMP、清洁、焊盘设计和光刻进行更严格的控制，更不用说持续降低有效晶圆对晶圆键合对准精度了。
文章名：Wafer-to-Wafer Hybrid Bonding Technology with 200nm Interconnect Pitch
作者：Stefaan Van Huylenbroeck、Lieve Bogaerts、Koen D'havé、Soon Aik Chew、Hung-Chieh Tsai、Serena Iacovo、Sven Dewilde、Shuo Kang、Joeri De Vos、Zsolt Tőkei、Eric Beyne
单位: imec Leuven, Belgium
