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摘要——高性能计算和AI加速器对更高带宽、更低延迟和更高能效日益增长的需求，正推动3D封装技术向积极微缩方向发展。晶圆对晶圆混合键合已成为下一代存储器架构（如4F2和3D DRAM，特别是采用CMOS键合阵列（CBA）设计的架构）的关键使能技术。实现这些架构需要混合键合具备以下能力：（1）亚0.5微米键合间距的可扩展性，（2）在包含高达2000万个链接的大规模通孔链上实现高良率（>90%），以及（3）键合界面上的超低漏电。在本文中，我们展示了业界首个成功的450纳米间距铜混合键合，在2000万个通孔链接上实现了98%的良率。这一里程碑解决了一个关键挑战：即使是百万分之一量级的开路缺陷也会显著降低晶圆级良率。利用电子束吸收电流（EBAC）分析，我们识别了开路缺陷。TEM-EELS分析显示，在Cu-Cu键合界面处存在一层薄的富碳层，同时顶部和底部焊盘上均存在大尺寸（111）取向的铜晶粒。我们将讨论该界面碳信号的来源及其与晶粒取向的相关性。此外，我们详细介绍了关键的工艺优化——涵盖金属化、化学机械抛光（CMP）、等离子体处理和键合后退火——这些优化使我们能够精确调控键合界面处的晶粒尺寸和晶体取向，从而有效消除缺陷。这些见解为进一步将混合键合间距微缩至300纳米以下奠定了基础。
关键词——W2W混合键合，Cu晶粒工程，键合界面工程
文章名: First Demonstration of 450nm Pitch Cu-Cu Hybrid Bonding with 98% Yield Across 20M Interconnects for Ultra-Dense 3D Integration
作者：Ying Trickett、Roger Quon、Yoocharn Jeon、Amit Prakash、Raghav Sreenivasan、Raghuveer Patlolla、Joan Chung、Ju Seon Goo、Sang Jin Kim、Norman Tam、Shashank Sharma、Jeremiah Hebding、Siddarth Krishnan、Michael Chudzik、Barabara Weis、David Goldberger
单位：
1.Applied Materials Albany, NY, USA
2.Applied Materials Santa Clara, CA, USA
3.Applied Materials South Korea
4.EV Group St. Florian am Inn, Austria
I. 引言
高性能计算和人工智能（AI）的持续进步不断推动着对更高互连密度、更快信号传输和更低功耗的需求。随着传统摩尔定律的放缓，三维异构集成已成为满足这些日益增长需求的关键途径。在这一背景下，晶圆对晶圆（W2W）混合键合作为一种有前景的使能技术脱颖而出——前提是能够在日益缩小的间距下实现高良率性能。
本文介绍了将W2W混合键合确立为下一代逻辑和存储器微缩可行解决方案的最新进展。基于先前在设计和工艺方面的研究成果[1-3]，我们在450纳米间距下，于包含2000万个链接的单通孔链阵列上实现了超过95%的晶圆级良率，每个链接的中值电阻约为1.5 Ω，在30 V和室温下漏电低于100 pA。这些成果得益于键合介电层、铜阻挡层/种子层叠层、铜CMP凹陷控制、等离子体活化和键合后退火等环节的协同优化。一套严谨、系统的方法论对于分离各个模块的贡献至关重要，涵盖了从早期测试键设计优化到最终失效模式分析的各个环节。
II. 设计与集成
A. 测试载体设计
设计了一种键合焊盘间距为450纳米的W2W混合键合测试载体，用于评估面积微缩、评估键合界面的漏电/可靠性，以及诊断键合失效。
在面积微缩评估方面，采用了两种设计风格的通孔链阵列——单失效点（SPoF）和冗余（每链接双通孔）结构。对这两种类型各多达2000万个链接进行了测量。还构建了带有故意键合偏移的小型阵列，以评估链电阻的敏感性。
放置了蛇形-梳状通孔链和梳状-梳状通孔链，用于电学评估键合界面的漏电情况，包括有和没有故意的x和y方向偏移的情况。通过这种方式，可以测量键合界面介质的场强。
最后，放置了新型故障隔离测试键，用于隔离和诊断通孔链中的键合失效。
如图1所示的EBAC（电子束吸收电流）测试宏模块被包含在内，以帮助识别失效模式，这对于工艺故障排查和良率提升至关重要。
图1 用于研究失效模式的EBAC测试宏模块。
EBAC和冗余通孔链阵列结构被用于诊断失效模式并对其进行帕累托排序。通过使用金属层掩模来验证独立于键合工艺的链连续性，从而确立了对此帕累托排序的信心，用于集成调试。
B. 测试载体制备
该测试载体采用了一套应用材料公司的产品进行制备，其工艺流程如图2a所示。底部晶圆的M0金属层之上形成了V1键合层，同样地，顶部晶圆的M0P金属层之上形成了V1P键合层。随后，在键合层铜CMP之后，将顶部晶圆与底部晶圆进行混合键合。键合后的晶圆对经过边缘修整和硅减薄研磨，随后进行以氧化层为停止层的硅CMP。该硅CMP工艺在Reflexion® LK PrimeTM上开发，对氧化层具有极高的选择性，因此提供了宽广的工艺窗口。键合后段模块使用两个掩模层（即VV和LB）制作。VV堆叠刻蚀落在M0P引线翻转侧上。该刻蚀工艺对TaN具有良好的选择性，这对于实现稳健的电气路径至关重要。在VV的通孔孔内沉积一层厚的PVD铝膜，然后通过减材刻蚀方法去除场区铝膜，以形成由LB掩模定义的探针焊盘。完整工艺处理后的测试结构通过横截面透射电子显微镜进行了验证，如图2b所示。
图2 a) 关键模块工艺流程图；b) 完整工艺处理后的TEM图像。
铜CMP工艺在Reflexion® LK PrimeTM CMP平台上开发，通过原子力显微镜（AFM）测量，平均铜凹陷小于1纳米[图3]，这确保了键合后退火后铜能够正确合并。
图3 AFM分析显示，V1层铜CMP后平均铜凹陷小于1纳米。
键合工艺在EVG Gemini FB XT系统上进行，该系统配备有板载SmartView NT3对准模块。在每次运行中，晶圆95%以上的区域均能稳定实现低于80纳米的叠对偏移[图4a]，拟合叠对测量的残差分量在95%范围内小于60纳米[图4b]。键合后的晶圆在退火后进行了C模式扫描声学显微镜检查，CSAM图像显示键合界面无空洞[图4c]。
图4 IR叠对对准：a) 测量数据矢量晶圆图；b) 残差矢量晶圆图；c) 键合后退火后的无空洞CSAM图像。
III. 结果与讨论
A. 故障隔离分析
在包含2000万个通孔链接的阵列上实现高良率具有挑战性，因为即使是百万分之一量级的开路缺陷也会导致显著的晶圆级良率损失。采用了一种故障隔离方法——EBAC，来精确定位缺陷通孔，并对该缺陷通孔进行TEM-EELS表征以确定潜在的失效机理。这一分析对于推动工艺优化和提高整体良率起到了关键作用。
图5 a) 失效通孔的TEM图像；b) EELS图谱显示键合界面处存在碳；c) 失效链接的PED分析显示顶部和底部焊盘上存在大尺寸(111)晶粒。
TEM-EELS结果显示，在Cu-Cu键合界面处存在一层薄的富碳层[图5a和5b]，同时通过旋进电子衍射检测到，键合界面处顶部和底部焊盘上均存在大尺寸（111）取向的铜晶粒[图5c]。该界面碳信号的来源主要是苯并三唑（BTA，C6H4N3H），它通常用作铜CMP浆料中的缓蚀剂[4-6]。 blanket铜膜在CMP后的XPS分析显示，表面存在约10原子百分比的碳[表I]。BTA在（111）取向的铜晶粒表面上的强吸附性或许可以解释在失效通孔处观察到的界面碳信号与（111）晶粒取向之间的相关性。这种相关性进一步表明，等离子体活化条件必须提供足够的碳去除效果。
表I. CMP后铜表面的XPS分析结果
B. 等离子体活化优化
评估了多种等离子体活化条件，以有效去除键合焊盘上的含碳表面层，从而实现完全的Cu-Cu合并，同时不降低介电键合强度或不引起铜的再溅射。考察了三种等离子体活化条件，当改变等离子体化学成分时，通孔链良率逐步提高。所评估的三种化学条件如图6所示。
图6 通过优化等离子体活化条件改善通孔链良率
C. 铜阻挡层叠层评估
在应用材料Endura®平台上，研究了ALD-TaN/PVD-TaN与PVD-TaN/Ta阻挡层叠层对Cu-Cu键合界面、每链接通孔电阻和整体良率的影响。与ALD TaN/PVD-TaN相比，PVD TaN/Ta阻挡层显示出显著的良率提升[图7]，每链接通孔电阻分别约为1.5 Ω和约9.6 Ω。
图7 采用PVD-TaN/Ta阻挡层带来的通孔链良率提升。
铜晶粒的形成似乎强烈依赖于阻挡层金属体系，这可以通过使用ALD TaN/PVD-TaN阻挡层的失效通孔中，跨越合并区域存在与（111）取向铜晶粒相关联的一致的开路失效特征来证明[图8]。
图8 采用ALD TaN/PVD-TaN阻挡层的失效位置处，顶部和底部焊盘上均存在大尺寸（111）取向的铜晶粒。
D. 键合后退火研究
成功键合需要足够的热能来促进铜膨胀和跨键合界面的相互扩散，以形成欧姆互连；此过程通常在批量炉中进行一小时或更长时间。退火对铜膨胀和键合界面影响的研究使用了应用材料Producer® Pyra®设备，该设备可提供精确的退火温度控制，并具有优异的晶圆内和晶圆间均匀性[7]。
退火对铜膨胀的影响通过在 coupons 上比较退火前后的AFM测量值来评估。在两种不同环境条件下，对三种不同热分布进行了退火。所有 coupons 的共同点是在400°C下保温5分钟。AFM测量显示，无论环境如何，条件C都导致1.5纳米的铜膨胀。对于条件A和B，环境Y比环境X促进了稍多的铜膨胀[图9]。
图9 通过AFM测量的铜凸起与退火条件的关系：a) 在X环境下；b) 在Y环境下。
对键合对的研究表明，与1小时保温相比，400°C下5分钟的保温时间导致键合界面处梳状-梳状漏电降低，同时保持了通孔链良率[图10]。短时间退火的精确控制支持高良率、低漏电的键合界面。
图10 通过缩短退火时间降低梳状-梳状漏电，且对通孔链良率无影响。
E. 电气性能
采用应用材料Producer®平台沉积的Insepra™ SiCN薄膜被集成进来，以实现优异的键合强度。设计了一种梳状-梳状测试结构[图11]，用于评估相邻键合焊盘之间的漏电流。在分别施加高达25 V和100 V的电压下，键合界面处均未检测到漏电或介电击穿[图12]。
图11 梳状-梳状测试结构示意图。
图12 三种不同阵列尺寸的实测I-V特性曲线。
对于该系统，具有单个键合通孔的单个链接的理想电阻约为1.5 Ω。电阻的变化可能源于键合叠对偏移、铜表面清洁度以及晶粒生长不足。在本工作中，对于单通孔链，我们实现了1.5 Ω的中值每链接电阻和98%的良率[图13a]，而双通孔链在2000万个链接的测量中显示出100%的良率[图13b]。
图13 每链接电阻的累积概率分布图：a) 单通孔链；b) 双通孔链。
这一优异性能是通过对键合介电层、铜阻挡层叠层、铜CMP凹陷控制、等离子体活化和键合后退火条件进行系统协同优化而实现的。本文提出的这些研究成果对于混合键合间距的成功微缩至关重要，这也将是我们未来工作的核心焦点。
IV. 结论
我们展示了在450纳米间距下，2000万个SPOF通孔链阵列上实现98%的良率，每链接电阻约为1.5 Ω，且在高达30 V电压下互连间漏电低于100 pA。这些结果验证了晶圆对晶圆混合键合作为DRAM 4F²和逻辑-存储器堆叠在激进键合间距下的有力候选方案。关键使能因素包括稳健的SiCN键合介电层、优化的铜阻挡层叠层、亚纳米级CMP凹陷以及快速升降温的单晶圆退火。
