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划重点：8寸12寸 W2W D2W混合键合全流程代工解决办法--可靠背面减薄，等离子切割，超薄晶圆 12寸12um
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摘要——人工智能（AI）的应用日益广泛，对具有更高带宽和更大密度的高性能存储器模组提出了更高需求。为了构建超过16层存储层的三维堆叠结构，同时将整体厚度控制在775 µm以下，除非从传统的焊料凸点互连转向混合键合技术，否则必须将芯片减薄至30 µm以下。混合键合带来了新的挑战，例如薄芯片的机械强度降低、对翘曲的敏感性增加，以及对颗粒污染物的敏感度提高，这些都会随着堆叠层数的增加而导致良率损失。本文概述了支持存储层堆叠的关键解决方案，包括用于芯片到晶圆（D2W）键合的集成键合设备、用于减少颗粒污染并提升芯片质量的等离子体切割技术、用于重构型芯片到晶圆工艺的厚间隙填充氧化物，以及用于缓解热应力的低温方法。
关键词——高带宽存储器（HBM），芯片到晶圆混合键合，硅通孔（TSV），超薄堆叠，等离子体切割，先进封装，异构集成
文章名：Enabling Beyond-16-Layer 3D Stacking with Ultra-Thin Die Hybrid Bonding with Integrated Bonder
作者：Guan Huei See、Shin-Puu Jeng、Arvind Sundarrajan、Loke Yuen Wong、Patrick Lim、Xiao Dong Chen、Santosh Kumar Rath、Xing Zhao、Prayudi Lianto、Ashok Muthukumaran、Michael Chudzik
单位：1.Advanced Packaging Development Center Singapore
2.Applied Materials US USA
一、引言
人工智能、云计算及数据分析的指数级增长，对存储器带宽和密度提出了前所未有的高要求。高带宽存储器（HBM）技术通过硅通孔（TSV）垂直堆叠DRAM芯片并进行互连，在满足先进计算系统这些需求方面发挥着核心作用。随着HBM朝着更高堆叠层数（例如16层、20层及以上）发展，同时受限于封装高度（例如775 µm），采用热压键合微凸点的传统堆叠方法面临重大技术挑战。在16层堆叠时，DRAM芯片厚度预计将减至30µm以下。为克服这些限制，混合键合技术应运而生，成为传统微凸点堆叠的一种有前景的替代方案，使得在无需极端减薄芯片的情况下构建更高的存储器堆叠成为可能。混合键合在芯片之间建立直接的电气和机械连接，最大限度地缩小了互连间隙，并允许使用较厚的芯片，同时在既定的封装高度限制内仍能实现高堆叠层数。这一进展不仅缓解了为减薄芯片而可能损害其机械强度的极端减薄需求，而且通过省去底部填充工艺，简化了集成过程。图1展示了DRAM芯片厚度的变化趋势，并对热压键合法与混合键合法进行了比较。
图1：在固定总高度为775µm时，不同堆叠层数下每颗DRAM芯片的厚度。采用微凸点热压键合时，16层堆叠预计需要<30µm厚的芯片；而混合键合允许使用更厚的芯片，并实现无间隙堆叠。
混合键合堆叠采用两种方法：直接混合键合[1]和重构型芯片到晶圆混合键合[2]。直接混合键合堆叠可直接替代热压键合堆叠，大部分现有设备仍可使用——例如，用于DRAM减薄和TSV露出的晶圆支撑设备。需制备背面铜焊盘以取代微凸点，且现有的切割技术仍然适用。由于混合键合界面无间隙，因此无需底部填充。在堆叠完缓冲芯片和DRAM之后，会使用环氧树脂模塑料来保护HBM堆叠结构。
混合键合技术的实施需要严格的过程控制，并对表面污染物具有更高的敏感度[3]。随着堆叠层数的增加，键合界面因颗粒而产生空洞和缺陷的可能性显著增大，这就要求具备精密的受控环境、增强的计量或检测手段，以及全面的清洁流程。此外，超薄芯片的机械脆弱性要求在整个组装过程中，对芯片的处理和支撑采用创新方法，以维持最佳的良率和可靠性。
图2：(a) 工艺优化不充分导致芯片键合空洞的影响；(b) 优化的切割与预处理实现无空洞芯片键合。
芯片到晶圆键合过程中的优化不足可能会引入颗粒污染，这通常会导致不可预测的芯片键合空洞。全覆盖芯片尤其容易产生焦耳-汤姆逊微空洞[4]，因为芯片层面的键合波传播会产生压力变化，导致湿气凝结，并在芯片边缘附近形成微空洞，如图2(a)所示。为了缓解这些问题，需要推进工艺集成和设备技术的进步——例如，使用像Kinex™系统[5]这样的集成键合设备。改进键合系统内的清洁方法和更严格的环境控制，对于限制颗粒引起的缺陷至关重要。此外，开发用于在线检测的稳健计量工具，有助于及早发现表面缺陷和污染物，减少潜在的良率损失。在芯片切割、减薄和处理等步骤中的工艺优化，对于维持高层数HBM模块的机械完整性和电气性能也至关重要。如图2(b)所示，优化后的方案大大减少了随机空洞，并消除了焦耳-汤姆逊微空洞。
图3：适用于集成键合设备的工艺流程，针对洁净度、排队时间控制及单位占地面积产能进行了优化。
采用集成键合设备应对HBM堆叠挑战的优势在直接堆叠工艺中也得到了体现。如图3的工艺流程所示，整个堆叠序列可以在集成系统内执行，无需将器件从设备中取出。这种方法具有显著优势，例如在晶圆传输和处理过程中，能在受控环境中保持严格的洁净度；通过软件管理的键合序列优化排队时间；以及在有限的厂房空间内最大化产能。图4展示了使用伪图形测试载具取得的成功直接堆叠结果，证实了多层直接混合键合堆叠的可行性。
图 4：使用 Kinex™ 系统对内测试载具进行直接堆叠的成功演示。插图为 16 颗芯片堆叠的局部放大照片。
另一种被称为重构型芯片到晶圆混合键合的方法，在HBM组装过程中无需使用薄型DRAM芯片。通过将混合键合与重构型芯片到晶圆方法相结合，该技术能够在不牺牲芯片完整性的前提下生产更大的堆叠结构——随着存储器技术向更高密度发展，这一点至关重要。下一节将概述实施此方法所需的具体工艺进展。
二、芯片到晶圆的重构
传统的先减薄后激光切割技术将被先等离子体切割后减薄的技术所取代。如图5所示，这种方法能够更好地控制颗粒污染，获得更优的芯片质量，芯片侧壁光滑，无凹坑和重铸层。实现高质量的芯片对于最小化堆叠过程中芯片破裂的风险至关重要，并且能够提供稳健的工艺窗口，防止在后续采用等离子体增强化学气相沉积（PECVD）工艺填充较厚的层间氧化物介质时，发生氧化物分层和裂纹。
图 5：(a) 激光切割与 (b) 等离子体切割的对比，展示了等离子体切割芯片的优异质量
首先将DRAM芯片正面朝下键合到硅载板上，然后进行减薄。芯片之间的间隙填充氧化物层——即较厚的氧化物——是使用PECVD腔体沉积的。图6展示了一种适用于此工艺的厚无机氧化物层示例。
图 6：沉积的厚层芯片间间隙填充氧化物，覆盖大于 25 µm 的硅厚度
该PECVD腔体配备有先进的吸盘系统，能够维持稳定的沉积温度，从而提高了生产效率、一致性和可靠性。处理较厚的芯片间间隙填充氧化物时的一个关键问题是存在分层和开裂的风险，这些问题可以在光学显微镜下识别。图7展示了使用两种不同方法在已键合的芯片到晶圆上沉积厚氧化物的效果，表明优化后的工艺能够实现显著更高的良率，且可见缺陷更少。
图 7：采用两种不同工艺在键合芯片上沉积的芯片间间隙填充氧化物，展示了优化以实现无裂纹解决方案的必要性。
此外，采用先进的应力调控薄膜可以有效控制层间应力并维持堆叠结构的平整度，从而减少多层堆叠过程中的翘曲。如图8所示，经过优化的工艺已使晶圆弯曲度降低了约37%，为最小化堆叠过程中的翘曲提供了稳健的解决方案。以晶圆形式贴附的芯片随后被称为“重构”晶圆。
图 8：应力调控型厚氧化物沉积工艺使晶圆弯曲高度降低约 37%
三、低温解决方案
重构晶圆层堆叠工艺通过摒弃基于有机粘合剂的晶圆支撑系统（该传统系统此前将工艺温度限制在250°C以下），提高了允许的热预算。尽管如此，低温键合技术——例如采用界面金属[6]或细晶铜的技术——仍然是首选，因为它们能减少堆叠过程中的热应力。图9展示了一种能够实现稳健混合键合的细晶铜（FGC）方案的开发过程。如果细晶铜方案优化不足，会导致键合质量不佳，表现为退火后铜-铜界面出现间隙（见图9(a)）。经过工艺改进后，其有效性得到了验证：电子背散射衍射（EBSD）证实键合界面处出现了晶粒生长（图9(b)）；并且，在低于250°C的条件下，对包含10,000个互连节点的菊花链进行的电气连续性测试表明，使用我们的电镀系统已成功实现了工艺优化，如图9(c)所示。
图 9：采用细晶铜的低温金属解决方案，可在 250°C 或更低温度下进行键合后退火
四、结论
本研究确定了支持超越16层HBM集成所需的若干关键设备和工艺创新。值得注意的是，用于芯片到晶圆混合键合的集成键合设备既适用于直接堆叠，也适用于重构型D2W结构。芯片到晶圆的重构是通过等离子体切割技术、厚氧化物芯片间间隙填充工艺以及低温处理方案来实现的。通过解决关键的失效机制并实现超薄芯片的可扩展堆叠，该方法为半导体行业追求更高带宽和密度的目标提供了一条有效的实现路径。本文所描述的这些技术进步，对于支持人工智能和云计算应用不断演进的需求至关重要。
