摘要
介电薄膜传统上用于解决在晶圆处理过程中引起的翘曲问题（以下简称为“平面外变形”（OPD））。然而，这些薄膜通常表现出均匀的应力，并且只能在薄膜厚度保持恒定的情况下解决全局抛物面形翘曲问题。当晶圆表现出由方向性图案化（涉及字线和位线）引起的所谓“鞍形”翘曲时，这种方法失效。它也无法解决由于器件布局导致的图案密度变化而引起的局部翘曲。局部翘曲可能会对晶圆的“夹持性”产生挑战，并可能导致薄膜厚度均匀性、CD均匀性的问题，此外，还会影响晶圆的平面内变形（IPD），从而在图案化步骤中引发重叠/边缘定位问题。本文提出了一种创新方法，将薄膜沉积与随后的离子注入步骤相结合，以调节晶圆上的应力。在这种方法中，介电薄膜堆叠作为应力补偿层（SCL），而随后的离子注入则选择性地改变SCL上的应力。实验表明，这种方法能够同时解决上述鞍形翘曲和局部翘曲问题，并解决夹持性和器件重叠问题。薄膜特性（如应力和厚度）与离子注入参数（如离子种类、能量和剂量）的协同优化可以最大限度地修正翘曲问题。本文讨论了在高产量制造（HVM）中实施这种优化技术的关键挑战，特别强调了在3D NAND和高带宽存储器（HBM）器件集成中的应用。
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关键词：3D NAND，高带宽存储器（HBM），平面外变形（OPD），平面内变形（IPD），鞍形翘曲，夹持性，键合，晶圆应力管理（WSM）
1. 引言
近年来，半导体行业见证了显著的进步，这一进步主要是由移动计算和人工智能（AI）领域对计算需求的不断增长所推动的。今天的计算架构采用冯·诺依曼架构，这要求存储设备具有更高的容量和更强的性能。这一要求不仅适用于存储类存储器（SCM），也适用于随机存取存储器（RAM）。随着存储技术的发展以应对这些挑战，制造商不仅面临着X和Y方向设备尺寸缩放的挑战，还面临着Z方向的尺寸缩放问题。Z高度的缩放与间距缩放一同成为实现更高设备密度和整体性能提升的关键要求。尽管这种缩放使制造商能够在给定区域内集成更多的存储单元，从而提高存储密度，但它也引入了与晶圆形状和应力管理相关的新挑战。
晶圆的形状在决定最终存储产品的产量、可靠性和性能方面发挥着至关重要的作用。晶圆形状的任何偏差或不规则性都可能对后续工艺产生不利影响，因此解决应力和形状问题显得尤为重要。本文深入探讨了在存储器设备Z高度缩放的背景下晶圆形状的重要性，并讨论了与全局和局部应力相关的各种挑战。我们重点讨论了在存储器制造过程中常见的鞍形晶圆，并提出了一种通过薄膜沉积和离子注入技术来纠正这一问题的新方法。鞍形晶圆在后续工艺中（包括光刻、刻蚀和沉积）带来了诸多挑战。通过在晶圆表面沉积受控高应力薄膜，并随之进行离子注入，我们可以对抗应力引起的变形，恢复晶圆的平坦形状。
此外，我们解决了局部应力的关键问题，局部应力可能由于材料特性、图案密度的变化，甚至制造过程本身的波动而产生。局部应力变化可能导致器件性能和良品率的显著偏差。为减轻局部应力的影响，我们提出了一种基于入射OPD图创建定制化植入剂量图的方法。该方法最小化了局部应力变化，确保了晶圆上器件特性的均匀性，可能释放出工艺变差的裕度并提高整体制造效率。
除了在存储器器件制造中遇到的挑战外，我们还扩展了对晶圆形状控制在晶圆粘接过程中的关键作用的研究。晶圆粘接涉及将两块晶圆、晶圆与芯片，或甚至芯片与芯片之间的粘接，要求两块表面平整且尽量避免翘曲。在粘接过程中，组件之间的附着力需要克服翘曲，这使得实现强大而可靠的粘接成为一项挑战。任何晶圆/芯片形状的翘曲或不规则性都可能引起显著的对准误差和粘接问题，导致对准不良、粘接强度降低以及被粘接组件之间电气和机械连接的损坏。我们通过展示我们的晶圆应力管理技术的应用，来减轻芯片/晶圆粘接前的翘曲问题。这种方法在行业朝着更先进的封装解决方案和3D集成技术发展时尤其关键。
最后，我们展示了使用三星的器件晶圆有效改善具有鞍形几何形状和局部应力不规则性的晶圆的结果。我们的合作研究成果为在先进存储器器件制造背景下管理晶圆形状和应力提供了宝贵的见解，为这一快速发展的领域中的未来创新铺平了道路。
2. 晶圆形状控制概念及应用
十多年来，NAND闪存已经采用了3D结构，随着其接近工艺尺寸缩放极限，DRAM也准备采用类似的架构，预计将在未来几年过渡到3D DRAM。这一向高纵横比（HAR）结构的过渡使得NAND闪存中的晶圆形状发生了逐步变化，这取决于沉积膜、工艺和结构配置的不同，且这种变化通常会限制在特定范围内。随着器件堆叠的物理扩展，当这种范围超出晶圆制造设备（WFE）的控制极限时，它可能会在制造和随后的对准步骤中造成挑战。传统上，具有各向同性应力的晶圆通过在晶圆背面施加应力补偿膜来进行管理。这种方法在应力存在空间变化，导致局部光程差（OPD）和插值光程差（IPD）变化时无效。此外，高纵横比堆叠的单向刻蚀会导致各向异性应力分布，这种现象仅通过传统的背面沉积无法得到充分解决。
为了深入探讨晶圆形变及其后续管理，我们首先考虑晶圆中的应力-应变关系。
其中，σ是硅晶圆中的应力，E是硅的杨氏模量，ν是硅的泊松比，t是硅晶圆的厚度，δ是薄膜的厚度，R是曲率半径。
接下来，可以设想一种情况，在这种情况下，可以通过在晶圆背面添加应力补偿层（SCL），与来自晶圆前侧或器件侧的应力状态（如方程3所示）相对抗，从而实现晶圆的平整，如图2所示。
然而，这一过程由于以下两个基本问题而变得复杂：
‹ 尽管在半导体器件制造中使用的薄膜大多是各向同性的（σxx = σyy），但晶圆上的应力状态可以显著变化。这通常是由于沉积或刻蚀步骤中的均匀性问题，或者更常见的是由于晶圆上图案化密度的变化。
‹ 特别是在Z方向上生长的器件导致高纵横比时，基板的应力可能因方向性应力释放而发生显著的各向异性，这通常是由于制造方向性高纵横比特征所导致的。这在3D NAND器件中尤其明显，其中沿字线方向的裂缝（slits）会导致显著的各向异性。当σxx和σyy具有相反的符号时，会在一个方向上形成拉伸应力，而在另一个方向上形成压缩应力。这种应力形成了所谓的马鞍形状，如图3所示。全球范围内的各向异性应力通常表现为“马鞍形”晶圆。
通常，应力补偿层（SCL）可以向晶圆背面施加均匀的应力，而在沉积过程中很难实现应力的变化。SCL应力的各向异性也不容易实现。在本研究中，我们提出通过外部能量源来修改均匀SCL的属性。由于通过精确选择注入物种/能量可以轻松调节离子在SCL中的穿透深度，我们建议使用离子束，当然也可以使用其他能量粒子，如光子。因此，管理晶圆中的应力/应变的提议方法有两个主要组成部分，如图4所示。
第一步：我们首先沉积一个背面SCL*，它通常是一个高应力的介电薄膜，可以向晶圆提供均匀的应力。这会使晶圆发生抛物线形的翘曲。薄膜的关键参数是应力和厚度。应用材料公司的ProducerTM工具上实现的Celera SiN薄膜是一个非常合适的选择，因为该薄膜的应力可以调节为拉伸或压缩，并且该薄膜在整个晶圆表面上表现出优异的均匀性。
第二步：然后，我们通过在中等电流注入机上进行离子注入来局部调整应力补偿层的应力，以调节全局和/或局部的OPD/IPD。中等电流注入机通过晶圆扫描高斯形状的离子束，扫描速度可以控制，以便对晶圆的不同区域施加特定剂量的离子。
图4. 晶圆翘曲控制过程。OPD和示意图展示了：(a) 入射的全球弯曲晶圆，(b) 沉积SCL后的晶圆，(c) 离子注入及计算的剂量分布图，(d) 背面WSM注入修正后的晶圆。
为了精确地修正晶圆翘曲，我们首先基于晶圆的OPD测量结果计算定制的剂量分布图。尽管已经开发了几种专有算法来计算并应用这些剂量分布图，使用如图4所示的高斯形状离子束，基本的原则包含以下内容：
首先，将测量得到的OPD分解为全局（二次项）和局部项。这是通过将OPD映射到一组正交基函数来完成的。由于晶圆是圆形的，基函数选择为泽尔尼克多项式。二次项本质上是抛物面（Z4）和马鞍形（Z6）分量。
接下来，处理由二次项引起的全局翘曲。Z4抛物面是施加到晶圆上的均匀弯曲力矩的结果。通过调节SCL薄膜的应力和厚度可以最好地解决这个问题。如果需要，可以使用均匀的剂量分布图来补偿任何残余的抛物面分量。Z6马鞍项同样可以通过设计一个全局的剂量分布图来补偿，通过几何方式在晶圆上布置剂量来引入各向异性。需要记住的是，二次全局翘曲影响晶圆的抓取性，但不会对PIR产生负面影响，因为即使是线性对准也可以解决由二次OPD引起的IPD。
最后，局部翘曲影响抓取性和PIR，主要通过注入来处理。局部翘曲（此后称为残余翘曲）是通过从晶圆的OPD中减去二次项来获得的，如图5所示。然后，用这个结果计算晶圆中的局部或残余应力变化。一旦建立了这个残余应力图，就进行协同优化，以确定SCL沉积（薄膜应力、厚度）和注入（物种、能量、剂量）的正确补偿参数。在补偿参数调整后，开发出考虑SCL对所考虑物种/能量的剂量敏感性的剂量分布图，并通过中等电流注入工具将其送到晶圆上。
图5. 泽尔尼克分解用于修正入射晶圆的平面外形变形（OPD）的各个项。(a) 入射晶圆形状，通常为裂缝刻蚀后的圆柱形OPD；(b) 分解为二次项（圆柱形）和高阶项（H.O.T.）；(c) 圆柱形项进一步分解为抛物面（Z4）和马鞍形（Z6）项。
图6. IPD修正结果（左）和马鞍形修正结果（右）。
在3D NAND器件集成过程中，沉积了多个氧化物/氮化物（ON）对层。在沉积之后，通道孔被刻蚀通过这些层，然后沉积下一个层并重复该过程。在所有层沉积完成后，沿字线方向通过所有层刻蚀出裂缝。这些裂缝释放了在许多ON层中积累的位线方向的应力，同时对字线方向的应力影响最小。这导致了各向异性，并产生了之前讨论过的马鞍形状。传统方法仅通过沉积均匀的SCL无法解决这种马鞍形状，在本节中，我们讨论了本文中提出的WSM方法的应用。
图7展示了详细的3D NAND工艺，集成了WSM方法以解决晶圆的各向异性。在裂缝刻蚀之后，首先在晶圆的前侧沉积保护膜，以防止在背面SCL沉积和注入过程中晶圆翻转夹持时损坏器件堆叠。在背面SCL上方施加一层薄的SiO封顶层，以防止其在马鞍形修正后前侧保护膜剥离过程中被去除。前侧保护膜剥离过程被纳入现有的SiN重构步骤中，以形成字线（WL），从而简化了整体工艺，并降低了器件集成成本。我们已经在实际产品制造中验证了这一方法，证明其在控制各向异性晶圆翘曲方面的有效性。本研究的结果将在第3节中讨论。
晶圆翘曲控制在先进封装技术中发挥着至关重要的作用，尤其是在3D集成和HBM系统中，这些系统是AI架构中的关键组件。多个芯片的集成或芯片在晶圆上的堆叠通常是实现AI系统所需功能的必要步骤。
WSM方法通过专注于局部应力控制，解决了这些挑战，允许在键合前后精确管理应力变化。这种方法能够微调晶圆表面形貌，确保最佳平整度并最小化与键合相关的缺陷风险。通过实施这一技术，制造商可以提高先进AI芯片封装的产量和可靠性。局部应力调节的能力也为芯片与晶圆的键合开辟了新的可能性，这是异质集成中AI系统的关键工艺。
如第2.2节所述，晶圆在裂缝刻蚀后的OPD通常呈现圆柱形配置，包含Z4抛物面（各向同性）和Z6马鞍（各向异性）成分。为了有效减轻Z6马鞍形变形，必须独立调节这种应力，它表现出低空间频率但高振幅的特性。这是通过应用定制的剂量分布图来选择性地修改SCL中的应力，从而获得更平坦的晶圆轮廓。WSM方法已证明在减轻客户器件晶圆中的马鞍形变形方面具有显著效果。我们在图9中展示了马鞍形变形的进展，称为XY偏斜（从X方向的翘曲中减去Y方向的翘曲）。
入射晶圆的马鞍偏斜为485 µm，这一数值与后续工艺要求不兼容。通过实施定制剂量分布图的注入工艺，我们成功解决了这一马鞍偏斜，达到了超过90%的减小效果。
图9展示了实际的修正结果，确认马鞍偏斜成功减少到仅52 µm，并且每一步的详细数据集如表1所示。这一晶圆形状改善的意义深远，不仅意味着器件性能的提升，还预示着整体良率的提高。
虽然第3节中描述的方法有效地减轻了全局应力，但由初始泽尔尼克多项式识别出的高阶项需要单独关注。这些高阶项可能导致诸如晶圆夹持困难或后续工艺中的叠加异常等问题，从而可能影响良率。为了更好地理解这些高阶项，我们对OPD数据进行傅里叶变换。这个过程如图10所示，其中晶圆的OPD首先在左侧绘制出来。然后计算OPD数据的傅里叶变换，并从OPD数据的幅度谱中导出功率谱密度（PSD）。PSD数据在右侧绘制，揭示了晶圆翘曲的波长/振幅分布的重要信息。可以立即在PSD图中识别到由于马鞍形状产生的二次谐波（λ = 150 mm）处的显著谱能量。通过在空间频率域分析OPD，可以全面检查晶圆表面形貌在多个空间频率下的分布情况。
图10. 晶圆的马鞍形变形及其对应的功率谱密度（PSD）
在使用梁理论和板理论构建模型来描述晶圆夹持行为方面已经进行了大量研究，适用于短波长（λ << h）和长波长（λ >> h）两种情况。具体而言，在短波长范围内，考虑具有波动表面的弹性半空间的变形。此问题的一般解可以参考相关文献。为了探索翘曲晶圆的夹持行为，考虑图11中所示的一个硅晶圆与ESC（电静力夹持）接触的截面。在图11中，我们考虑了晶圆在单维度下，仅包含一个波长的变形，但此分析可以扩展到整个晶圆，将其分解为各个谐波，如图10所示，而不会失去普适性。Turner等人从1维的角度发展了夹持理论，并通过有限元模拟将其扩展到2维，读者可以参考他们的研究以获得更详细的讨论。他们的工作为给定的电静力压力开发了夹持特性，并在图11和以下讨论中进行了说明：
图11中的夹持特性曲线展示了两个不同波长范围的不同斜率。这种斜率差异源于先前讨论的变形模式的变化。在波长小于约两倍晶圆厚度时，间隙通过晶圆的整体变形来适应，而在较大波长下，变形则以弯曲为主。大多数晶圆翘曲特征的空间波长大于1毫米，因此在夹持过程中主要通过弯曲变形来适应。文献中报告的拟合结果在此复现：
图11.(a) 晶圆几何形状和载荷。晶圆具有均匀的厚度h，并受到来自ESC的均匀压力P加载。晶圆在波长λ和振幅A下的变形如图所示。晶圆变形是许多这样的正弦波的线性组合。(b) OPD和结果IPD的示意图。(c) 夹持特性曲线显示了最大振幅可以作为空间波长的函数被夹持。
其中，
A = 可以夹持的振幅，作为波长的函数
λ = 波长
E = 硅的杨氏模量
h = 硅晶圆的厚度
ν = 硅的泊松比（假设为0.18）
现在我们基于这些发展，提出晶圆在半导体工艺中夹持性的概念。简单来说，这涉及两个步骤：
描述ESC的夹持特性
通过振幅谱A(λ)描述晶圆的翘曲
图11展示了这两个步骤如何结合在一起。首先，绘制了夹持特性曲线以及全局晶圆翘曲和最大波长的边界框，并将这些曲线围成的区域标记为交叉阴影区。接下来，通过对OPD数据进行二维傅里叶变换，计算晶圆翘曲的振幅谱。在每个波长处确定最大振幅谱，并将其绘制到夹持特性曲线中。图11中展示了五个这样的点。
第一个点对应于全局晶圆弯曲的抛物面分量（由泽尔尼克系数Z4确定），波长为λ/2 = 300 mm。对于特定的晶圆，还绘制了前四个谐波，并且可以看到第二、第三和第五谐波都包含在上述交叉阴影区域中。然而，第四谐波（用红色表示）位于夹持特性曲线之上，这意味着ESC无法平坦地夹持该特定波长。可能的解决方法之一是增加夹持电压，另一种方法可能是探索J-R夹持代替库仑夹持。还有一种方法可能是增加ESC的极点数。
虽然上述方法涉及对ESC的修改，但本文提出的WSM方法通过在所需谐波上平整晶圆来解决夹持性问题。在进一步探讨之前，我们首先建立OPD和IPD之间的关系，从而得到预测的IPD残差（PIR）。
小挠度理论的弯曲应变公式为：
我们可以使用这个来定义IPD（平面外形变形）如下：
IPD 本质上与 OPD 相关，如方程 7 所示，可以认为它与晶圆局部形状的斜率成正比。一旦我们在晶圆上确定了 IPD，就可以通过考虑扫描仪使用的对准方案来预测图案化过程中平面内残余误差（in-plane residuals）。这进而得出预测的 IPD（PIR），已证明它与器件叠加度（overlay）具有很高的相关性。修正晶圆的 OPD 并同时使其平整，不仅改善了晶圆的抓取性（chuckability），还提高了其 PIR，从而改善了叠加度。
我们现在可以总结管理抓取性和 PIR 的各种方法，如图 12 所示。数据是在用于存储器和逻辑器件的图案化晶圆上收集的。根据各种技术可处理的空间波长限制，用于设置这些器件晶圆的功率谱密度的集成限制。通过应用 Parseval 定理对计算得到的 PSD 进行处理，得出了 OPD 和 IPD 的百分比修正值。
图12.(a) 基于晶圆变形的空间波长（从晶圆直径300 mm到计量像素大小0.5 mm）展示的各种技术对器件晶圆抓取性（chuckability）和PIR的处理能力。(b) 这些处理能力的PSD（功率谱密度）分配。
最终，我们展示了WSM方法在处理具有局部变形的缺陷晶圆上的有效性，该晶圆在晶圆边缘表现出高空间频率的OPD/IPD特征。图14展示了在该晶圆上进行夹持性（chuckability）和PIR改善的结果。通过使用计算的剂量分布图实施WSM技术后，我们观察到夹持性和PIR的显著改善，具体如下：
如图13所示，减弱了λ/2 = 30 nm处的中空间频率。
如图14所示，PIR（HOWA3）在X方向和Y方向分别改善了2.4nm和4.7nm。
图13. 夹持性研究修正前后的对比。左侧的图是与夹持特性曲线相关的传统对数-对数图。线性图显示了在较短波长下缺乏夹持裕度，而放大图则展示了在大约30 mm波长的中空间频率处的改善。
这些改进突显了WSM方法在处理不同空间频率下复杂晶圆变形方面的有效性。通过将修正方法针对特定波长范围进行定制，我们可以优化晶圆的平整度，增强夹持性，并提高叠加精度。这种精细的晶圆形状管理方法不仅解决了当前的制造挑战，还具有可扩展性，能够适应未来的技术变化，例如在先进逻辑器件中出现的背面电源传输网络（BSPDN）。
在先进封装领域，特别是在芯片到晶圆（D2W）和晶圆到晶圆（W2W）键合中，保持精确的晶圆形状面临着显著的挑战。晶圆薄化、键合和切割过程中引发的热应力和机械应力会显著改变晶圆（或芯片）的几何形状。尤其是晶圆薄化，会影响硅基板的弯曲刚度，如方程1所示，这使得保持原始晶圆或芯片配置变得更加复杂。这些过程所导致的变形，尤其是在单个芯片级别上，难以独立控制，且成本高昂。
因此，必须采取一种主动的策略，在此过程中预测和补偿预计的形状变化，并在前期的晶圆制造步骤中进行调整。
图15展示了切割后预计的芯片翘曲。考虑到芯片可能表现出各种形态的变形，必须在切割之前解决晶圆层面的潜在翘曲问题。最终的芯片形状受到两个主要因素的影响：
晶圆层面的翘曲
芯片在晶圆上的位置
为了考虑这些变量，我们进行了模拟分析，研究OPD在整个制造过程中如何演变。一个越来越被采用的量化芯片翘曲的变量是“局部形状曲率（LSC）”。LSC与晶圆中的应力成正比，进而与芯片的应力成正比，这一点可以通过方程2中的弯曲应力表达式得到验证。在接下来的分析中，我们首先假设一个典型的HBM芯片尺寸为10 mm x 10 mm，分析每个芯片的LSC，并研究涉及LSC显著变化的主要集成步骤。
图16. 对切割芯片的模拟OPD和局部应力形状演变，涵盖了从整个晶圆、载体晶圆键合、晶圆薄化、SCL沉积、胶带转移到最终芯片切割的全过程。在每个步骤中，芯片（堆叠）的厚度及相关的弯曲刚度被展示，并发现这些因素对局部形状曲率（LSC）有显著影响。
通过对芯片切割后晶圆的翘曲（bow）进行绘制，并结合上述LSC居中步骤，可以观察到直方图和控制限（在此设置为50 µm）的显著分布范围，并且存在多个超出规格（OOS）的芯片。接下来，尝试调节Avila SCL的厚度以进一步居中翘曲直方图，结果显示改善非常有限。最后，最后一组模拟展示了应用根据上述技术计算的剂量分布图后，芯片的翘曲和相应的直方图，显示出直方图的分布显著收紧，并大幅提高了芯片的良率。
尽管图16和图17中的结果是模拟结果，目前正在进行工作，旨在向内部开发的HBM测试载体展示这一过程，相关结果将很快分享。
图17. 基于模拟结果，使用WSM方法可以将超出规格的芯片从63.4%减少到7.6%。芯片形状和晶圆层面的z高度：(a) 入射的薄化晶圆，(b) 仅进行全局应力修正后的晶圆（使用薄膜），(c) 在使用薄膜和注入后进行局部应力修正后的晶圆。
在半导体制造中，特别是在存储器器件Z高度缩放的背景下，晶圆形状控制的重要性不容忽视。由存储器制造工艺引起的晶圆形状失真，包括全局和局部应力，带来了显著的挑战，这些挑战必须得到解决，以实现最佳的器件性能和良率。通过采用薄膜沉积和注入技术的协同优化方法，以及利用精确计算的剂量分布图进行局部应力修正的先进工艺控制，这些挑战可以得到克服。通过理解和解决晶圆形状控制的复杂性，半导体行业能够继续推动存储器技术的边界，并满足日益增长的对更大容量和更高性能的需求。
关于我们：
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来源：OMeda
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