摘要——本文探讨了使用等离子切割芯片进行直接芯片到晶圆（D2W）混合键合工艺，并实现了键合垫间距缩小至2 μm。提出并展示了所有芯片准备步骤（包括背面薄化、等离子切割、表面激活和拾取与放置），以最小化芯片晶圆键合面上的缺陷，并实现薄芯片的处理能力。通过等离子切割，可以实现灵活的芯片形状设计（如倒角），检查结果显示芯片边缘清晰且侧壁干净。在3 μm和2 μm测试结构中，都取得了良好的凯尔文和菊花链良率。

关键词——芯片到晶圆（D2W），#混合键合，#等离子切割，互连，精密间距，间距缩小

#8寸 12寸等离子 切割代工

#8寸 12寸背面减薄抛光 代工

我们为客户提供晶圆（硅晶圆，玻璃晶圆，SOI晶圆，GaAs，蓝宝石，碳化硅（导电，非绝缘），Ga2O3,金刚石，GaN（外延片/衬底）），镀膜（PVD,cvd,Ald，PLD）和材料（Au Cu Ag Pt Al Cr Ti Ni Sio2 Tio2 Ti3O5，Ta2O5,ZrO2,TiN，ALN,ZnO,HfO2。。更多材料），键合（石英石英键合，蓝宝石蓝宝石键合）光刻，高精度掩模版，外延，掺杂,6寸DUVKRF电子束光刻等产品及加工服务(请找小编领取我们晶圆标品库存列表，为您的科学实验加速。

请联系小编免费获取原文

Dies and Bond Pad Pitch Scaling Down to 2 µm

I. 引言

芯片到晶圆（D2W）混合键合是一种先进的封装技术，能够在不同尺寸的芯片之间实现精密间距的互连，并且有潜力将互连间距缩小到10 μm以下[1-3]。主要挑战包括CMP表面形貌控制、表面洁净度和对准精度。可以采用两种方法，一种是通过中间载体进行芯片与目标晶圆的集体键合，另一种是直接进行芯片到晶圆的键合，如图1所示[4-6]。

图1. D2W混合键合方法概述。

本文探讨了使用等离子切割芯片进行直接芯片到晶圆的混合键合，并将键合垫间距缩小到3 μm和2 μm。提出并展示了所有芯片准备步骤（包括背面薄化、等离子切割、表面激活和拾取与放置），以确保干净的组装流程，从而最大程度地减少键合前芯片晶圆顶部表面的缺陷。薄芯片的处理通过直接释放和从载体晶圆的拾取与放置实现，而不是使用胶带框架。此外，还讨论了等离子切割的优势：灵活的芯片形状设计（如倒角）有助于减少传统刀片切割在尖锐芯片角落处产生的应力积累；清晰的芯片边缘定义和干净的侧壁有助于最大限度地减少芯片边缘的键合空洞。最后，报告了3 μm和2 μm间距测试结构的凯尔文和菊花链良率结果。

II. 实验

A. 工艺流程

工艺流程从晶圆的表面准备开始：所用晶圆的表面处理包括均匀的Cu图案（包括未使用区域的虚拟垫）在SiCN介质表面。使用优化的化学机械抛光（CMP）工艺对SiCN/Cu混合表面进行处理，以控制表面轮廓和Cu凹陷，精度达到几纳米，如图2(a)所示。

图2. 直接D2W混合键合的工艺流程。

之后，晶圆通过激光可释放的临时键合材料翻转键合到玻璃载体上，如图2(b)所示。随后，晶圆背面被薄化至50 µm（目标芯片厚度），如图2(c)所示。完成此步骤后，晶圆通过第二个临时玻璃载体翻转键合，如图2(d)所示。然后，整个堆叠体被翻转，释放第一个玻璃载体：此时，晶圆前面（器件表面）朝上，如图2(e)所示。清洁表面后（不影响Cu垫），施加光刻胶，并在芯片周围形成窄划线。芯片通过等离子刻蚀完全单独分离：首先刻蚀背端线（BEOL）介质堆叠层，然后进行硅体刻蚀，如图2(f)所示。由于晶圆仅为50 µm厚，因此可以使用较窄的划线沟槽。完成此工艺后，去除剩余光刻胶并清洁晶圆。接下来，可以通过等离子体激活载体晶圆上的芯片表面，并部分通过激光释放，如图2(g)所示。这使得能够直接从载体基板上拾取并将芯片键合到目标晶圆上，无需其他中间步骤[7]。使用Besi Chameo ultra plus键合工具，可以做到只有几百纳米的重叠误差。清洁芯片背面后，键合堆叠体进入后键合退火处理，在250°C下增强介质键合，在350°C下增强Cu-Cu键合，如图2(h)所示。

B. 测试材料设计

共有四种2和3 µm间距键合垫设计，如表I所列。

                                      表I. 键合垫设计

对于2 µm间距设计：设计A是一个小的方形垫（0.50 µm x 0.50 µm），与一个大方形垫（1.00 µm x 1.00 µm）键合，需要250 nm的重叠精度才能实现完整的接触面积。对于3 µm间距设计：设计B和设计C是两个方形键合垫，具有固定的底垫尺寸（1.50 µm x 1.50 µm）和变化的顶部垫尺寸（0.75 µm x 0.75 µm 和 1.00 µm x 1.00 µm）；而设计D是一个矩形键合垫（2.14 µm x 0.50 µm），与另一个矩形垫正交键合。形状和接触面积的差异预计会在后键合退火过程中对铜的膨胀产生重要影响，从而影响铜-铜键合质量。还需要注意的是，随着接触面积的增大（从0.25 µm²增至1.00 µm²），完整接触所需的重叠容差变得更加严格（从0.820 µm到0.250 µm）。每个设计都有凯尔文结构和交织菊花链结构作为电气测试结构。

顶芯片的尺寸为7.2 mm x 7.2 mm（在芯片晶圆上），而底芯片（在目标晶圆上）的尺寸为11.7 mm x 11.7 mm。探针垫设计在键合区域的外围区域，这些区域可以在目标晶圆的表面暴露，便于电气测试。

III. 结果与讨论

A. 工艺表征

1. CMP

CMP工艺针对不同的键合垫几何形状进行了优化，确保铜层凹陷相对于SiCN表面小于5 nm。

图3. 不同几何形状的键合垫AFM结果。

如图3所示，AFM结果显示：最小方形垫（0.50 µm x 0.50 µm）的铜凹陷约为1.5 nm；最大方形垫（1.50 µm x 1.50 µm）约为2.5 nm；矩形垫（2.14 µm x 0.50 µm）约为2.5 nm。在键合前，要求有小的铜凹陷，以便在后键合退火后实现良好的铜-铜键合。

2. 等离子切割

使用等离子切割作为芯片分离方法具有双重优势：灵活的芯片形状设计（如倒角）可以替代传统刀片切割造成的尖锐芯片角落；清晰的芯片边缘定义和干净的侧壁有助于最小化芯片边缘的键合空洞。在芯片暴露在目标晶圆上（D2W键合后）时，使用扫描电子显微镜（SEM）检查可以更好地看到这些优势，如图4所示。

图4. D2W键合堆叠体的SEM图像。

(1) 灵活的芯片形状：图4(a)展示了通过等离子切割设计和实现倒角芯片角落的能力，这可以替代尖锐的角落，从而减轻芯片角落的应力积累，这是传统刀片切割无法实现的。图4(b)的放大视图进一步展示了芯片边缘的平滑过渡。

(2) 清晰的边缘定义：芯片在刀片切割后通常会出现边缘崩缺，这会导致由于颗粒和边缘粗糙度引起的键合空洞。此次，图4(c)和图4(d)展示了完好的BEOL介质层和完好的硅侧壁结构。这显著改善了芯片边缘的键合质量。

3. D2W键合

为了加速学习周期，在路径探索阶段采用了25%的芯片填充率。总共97个芯片已被拾取并放置到目标晶圆上，如图5所示（即每4个位置中有1个位置被键合到目标晶圆）。

图5. 25%芯片填充率的晶圆级图像。

光学图像和扫描声学显微镜（SAM）图像显示了100%的芯片转移率和超过97%的SAM良率。然而，在图5(b)中仍观察到一些随机空洞：这可能是由于临时键合和清洁后残留物造成的，需要在清洁工艺中进一步优化。

D2W重叠误差主要由平移、旋转和缩放组件组成。可以通过多次拾取和放置迭代来改善全局可校正的平移和旋转误差：将重叠结果反馈到芯片键合设备进行参数优化。

图6. 重叠测量结果（在四个角落）

目前所获得的最佳重叠结果（在四个角落进行测量）如图6所示：绝对的dx和dy值可以降低到小于284 nm（90%的情况下），而向量长度dR可以降低到小于350 nm（90%的情况下）。去除平移和旋转误差后，观察到明显的残余缩放误差。然而，修正由于薄芯片（此例中为50 µm）翘曲引起的缩放误差较为复杂。通过精确的翘曲控制和专用工具设置，可能有助于改进这一点。当D2W混合键合的间距缩小到2 µm以下时，这种缩放误差的减少将起到关键作用。

还尝试了大规模的芯片堆叠（而非25%的芯片填充率），以展示全晶圆填充的可行性，如图7所示。

图7. 全晶圆填充的光学图像。

B. 电气表征

图8(a)和8(b)分别展示了凯尔文结构和交织菊花链结构的电气良率（e-yield）结果。得益于平衡的CMP工艺，所有4种3 µm和2 µm间距的设计都能够实现电气良率，同时菊花链的结果通常跟随凯尔文结构的趋势。3 µm间距的最佳结果来自设计C：凯尔文结构的良率超过95%，交织菊花链结构的良率超过90%；而2 µm间距的设计A，凯尔文结构的良率超过85%，交织菊花链结构的良率超过70%。

图8. 所有2 µm和3 µm间距设计的电气良率。

3 µm间距的结果比较显示，方形垫（设计B和设计C）具有更好的电气良率，尽管矩形垫（设计D）的重叠容差更宽松。因此，在这种情况下，铜的膨胀可能大于放置精度。设计B和设计C的比较表明，较大的顶部垫更为有利，因为它预计会有更大的铜膨胀，从而获得更好的铜-铜键合。

2 µm间距设计A的可比电气良率结果可能有两个原因：(1) 当前的芯片放置精度足以满足其部分重叠要求（完整接触条件下为250 nm，开放条件下为750 nm）；(2) 寄生电阻的存在使得仅提取和比较接触电阻变得困难。

V. 结论

本文展示了使用等离子切割芯片进行直接芯片到晶圆混合键合，并将键合垫间距缩小至3 µm，最终达到2 µm。所有芯片准备步骤都在载体晶圆上进行，以确保芯片晶圆在键合前的优质表面质量，并实现薄芯片处理能力。等离子切割带来了灵活的芯片形状设计（如倒角），结合清晰的芯片边缘定义和干净的侧壁。对于3 µm间距的设计，最佳凯尔文良率超过95%，菊花链良率超过90%；对于2 µm间距的设计，凯尔文电气良率超过85%，菊花链良率超过70%。