关键词— 混合键合，等离子刻划，晶圆-晶圆

#8寸 12寸等离子 切割代工

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1、Imec Kapeldreef 75 3001 Heverlee, Belgium􀀂

2、KLA Corp, Ringland Way, NeWport NP18 2TA, U.K.

1.引言

晶圆-晶圆混合键合为不同晶粒尺寸和不同技术的异质集成提供了可能性，例如 III-V 材料层转移到硅上、内存与逻辑集成、传感器和执行器【1】。此外，感兴趣的晶粒可以被选择，通过使用已知良品（known good die）方法，最终良率可以显著提高。然而，晶粒级的清洁并不简单。因此，集体晶粒到晶圆的键合允许在晶圆级进行集体晶粒清洁，从而使用标准的 300mm 清洁设备【2,3】。此外，刀片刻划是产生颗粒的来源，这些颗粒可能在晶粒到晶圆的界面上引发空洞。因此，通过等离子刻划进行晶圆分割是一个有趣的替代方案，本研究正在探讨这一方法。

最后，探索了一种保护铜的层，如 TiN 层。

2.工艺流程描述

集体晶粒到晶圆混合键合流程的起点（图1）是制造嵌入介电层（siCN）中的铜垫层的晶圆。

图1. 集体晶粒到晶圆的工艺流程。

铜相对于介电层的高度通过化学机械抛光（CMP）控制，并通过原子力显微镜（AFM）进行测量【4】。用于晶粒到晶圆混合键合的铜结构为交叉线，铜线被凹陷（0 到 -5 nm之间），以确保在工艺流程结束时退火过程中线条能够连接（铜线突出）。铜垫制造完成后，可以沉积一层 TiN 层（10 nm）以保护铜层。随后，晶圆边缘进行修剪，前表面的介电层通过等离子刻蚀打开。接下来，在晶圆前表面涂覆释放层，并将晶圆安装在玻璃载体上。随后，晶圆通过研磨将厚度减薄至 50 μm。接下来的步骤是在背面制造铜对准标记，以便对准已图案化的载体。接着，晶圆通过等离子刻蚀切割，释放层被刻蚀，停止于粘合层。最终，玻璃载体上的晶粒通过激光在背面曝光，以便进行拾取和放置到已图案化的载体上。载体上的晶粒随后进行清洁，释放层被剥离，TiN 保护膜（如果存在）被刻蚀。经过等离子激活后，晶粒通过晶圆到晶圆的键合过程被集体转移到目标硅晶圆上。然后，通过机械去粘过程去除载体。最后，结果是将晶粒混合键合到目标硅晶圆上，并进行清洁和退火。

3.等离子刻划

图2描述了等离子刻划策略。这是一个两步等离子刻蚀过程，使用的是 sPTs Rapier XE 设备。首先，通过 13 μm 宽的刻划槽刻蚀介电层，停止在硅层上。其次，通过更窄的刻划槽（11 μm）完成分割，刻蚀背面的介电层、硅层（50 μm）和释放层。背面较窄的刻划槽是为了提供背面到正面的叠加容差而定义的。晶圆两侧的刻划槽宽度被定义为允许刻蚀通过铜背端堆叠层，而不刻蚀任何金属。

图2. 等离子刻划策略。

进行两步工艺的主要原因是为了提高前表面介电层的刻蚀速率。实际上，如果从背面进行单步等离子刻蚀，由于纵横比（5:1），预计前表面介电层的刻蚀速率会较低，这在 TSV 干刻蚀中已有观察【5】。

3.1. 正面等离子刻蚀

在光刻之后，使用 C4F8/O2/Ar 等离子体化学在 SPTS Rapier XE 模块上打开刻划槽。介电堆叠的总厚度为 2.5 μm。光刻胶去除是在单晶圆平台上使用标准去除化学品（DMSo 和 TMAH 的混合物）在 65°C 下进行的（图3）。

图3. 正面等离子刻蚀后的扫描电子显微镜（SEM）检查。

3.2. 背面等离子刻蚀

在将设备晶圆薄化至 50 μm 并制作背面对准标记后，通过光刻定义等离子刻划槽，其中对准是基于前表面存在的金属。背面的介电层使用与正面相同的化学工艺进行刻蚀，即 C4F8/O2/Ar，并使用相同的 SPTS 模块。硅刻蚀则采用 Bosch 工艺（SF6, C4F8）。等离子刻划过程的最后一步是使用 O2/N2 等离子体刻蚀释放层，在槽底打开释放层。释放层的开口是为了确保在激光释放之前，晶粒之间没有连接层。通过这一过程，晶粒的拾取和放置成功完成。如图4所示，打开了一个 50 μm 的槽，最终实现了晶粒的分割。

图4. 背面等离子刻蚀后的扫描电子显微镜（SEM）检查。左侧：从背面检查。右侧：从正面检查，显示晶粒拾取后的情况。

4.铜保护层

在将晶粒转移到目标晶圆并退火后，晶圆进行了电气测量。初步结果显示，电气良率异常低。因此，针对已转移到目标晶圆的晶粒，进行了 FIB 切割，以了解根本原因。如图5所示，在晶粒和目标晶圆之间发现了 55 nm 的间隙（10 μm 间距）。

图5. 转移到目标晶圆的晶粒的 FIB 切割。

有建议认为，在湿法处理过程中发生了铜损失，其中原生铜氧化物（Cuox）被连续去除。为了验证这一点， plasma 介电层开口后的去除过程进行了检查。铜垫在化学机械抛光（CMP）后、等离子刻划湿法光刻胶去除前以及介电刻蚀湿法光刻胶去除后的情况进行了测量。如图6所示，观察到铜垫凹陷，进一步证实了我们的假设。

图6. 介电刻蚀湿法光刻胶去除前后铜结构的 AFM 扫描。

为了避免在芯片侧的铜结构出现较大凹陷，探索了两种可能性。第一种是使用替代的湿法剥离化学剂，在等离子切割后进行处理。第二种是在铜层上沉积保护层。评估了一种替代的湿法剥离化学剂，这种化学剂仍然是DMSO和TMAH的混合物，并加入了防腐剂。类似于图6中描述的实验，通过AFM测量了在使用替代化学剂进行剥离前后的铜结构凹陷情况。如图7所示，观察到铜损失为2纳米，这个损失是可以接受的。

图7. 在替代湿法抗蚀剂剥离化学处理前后，对铜结构进行的AFM扫描。

此外，TiN 被评估作为铜层的保护层，应用于键合面（前侧）。在平面铜层上，沉积10 nm的PVD TiN并通过湿法去除，导致铜损失为3 nm。研究发现，键合介质（siCN）与TiN层兼容。测得siCN粗糙度有所增加（Ra 0.131 nm），但仍低于介质键合的最大粗糙度值（0.5 nm）。因此，TiN被集成到我们的工艺流程中，位于铜垫和siCN混合键合CMP之后。

图8. 前侧沟槽等离子刻蚀后的顶部SEM检查。上图：无保护层。下图：TiN作为保护层。

在接下来的部分，将对带保护层的器件与不带保护层的器件进行对比，如图8所示（前侧等离子刻蚀后）。在这两种情况下，介质刻蚀后的抗蚀剂剥离化学剂将使用含防腐剂的化学剂。

5.芯片拾取与放置在载体上

带保护层和不带保护层的器件都经历了薄化和背面等离子切割。玻璃载体的背面暴露在激光下（激光能量为155 MJ，使用SUSS激光脱胶机）。因此，芯片能够从玻璃载体上拾取并放置到带有释放层和临时键合材料的图案化载体上。芯片拾取与放置过程使用了Besi Chameo ultra+设备[6]。芯片到载体晶圆的对准情况总结见图9。

图9. 芯片与载体的错位测量。上图：X和Y方向的错位。下图：X和Y的绝对值。

61%的错位来自X和Y值小于0.5μm。这些值相较于我们之前报告的数据（79%的X和Y值< 2μm）有所改善。因此，更小的间距（5μm）菊花链和凯尔文结构应当能够在电气性能上得到改善。XY残余误差也在7个晶圆的最差芯片角落进行了测定。

图10. 在7个晶圆上测得的最差XY角落残余误差。

如图10所示，最差角落的残余误差为594nm（3倍标准差）。考虑到芯片和载体之间存在有机层（粘合材料），所报告的数值仍然令人印象深刻。

拾取并放置在载体上的芯片经过了在室温下使用环戊酮进行的释放层剥离处理。带有额外TiN保护层的器件进行了TiN刻蚀，使用了由过氧化氢激活的商业化学剂。在键合和转移到目标晶圆之前，通过AFM检查了芯片上的铜结构（见图11）。

图11. 上图：TiN刻蚀后铜结构的AFM图像。下图：释放层剥离后、表面激活前后的铜结构AFM图像。

在铜保护层（TiN）湿刻之后，相对于介质测得的铜凹陷为5 nm。该铜凹陷值符合我们的规格要求（0, -5 nm），这应当能在芯片转移和退火后允许铜层突出。另一方面，在没有保护层的器件（仅有释放层）中，铜层似乎有突起。事实上，铜在有机层湿法剥离过程中被氧化，导致铜氧化层膨胀，从而形成突起。然而，铜的突起可以通过表面激活过程（Ar, N2/H2等离子体）得到恢复，这一过程可以在我们的晶圆对晶圆键合工具（SUSS XBS300）中实现，如图11（下图）所示。

6.芯片转移到目标晶圆。

芯片通过SUSS公司的晶圆对晶圆键合工具（XBS300）在室温下，以10 kN的力转移到目标晶圆上[7]。芯片与目标晶圆的错位进行了测量，结果总结见图12。

图12. 芯片与目标晶圆的错位测量。上图：XY错位。下图：XY的绝对值。

在芯片转移到目标晶圆后，观察到X和Y值的分布变宽，但X值有所改善。因此，X和Y的绝对值分布得到了更好的优化。如果芯片到载体的错位在X和Y方向上是系统性的，那么在最终的晶圆对晶圆键合过程中，可以对芯片到载体晶圆的错位进行校正。分布的扩展可能与键合过程中发生的小尺度效应有关，未来可以进一步优化。

在350°C下退火2小时后，晶圆通过扫描声学显微镜（SAM）进行测量，以评估芯片到载体的键合质量（见图13）。

图13. 芯片到晶圆的SAM检查。左图：带有TiN层的情况。右图：没有保护层的情况。

在这两种情况下，并非所有的芯片都被转移到目标晶圆上。大多数缺失的芯片未能在载体上安置。看起来，粘合材料中的缺陷影响了芯片键合工具对对准标记的识别，因此缺陷位置没有被安置。在这两种情况下，大多数芯片似乎没有空洞。然而，带有TiN保护层的情况显示出比没有保护层的情况更多的空洞。可能在湿法刻蚀过程中，芯片上仍然残留了TiN残余物。因此，使用TiN保护层时，空洞的增加是可以预期的，相较于没有保护层的情况。

7.电气测量

转移到目标晶圆上的芯片在以下间距下进行了电气测量：5μm、7μm、10μm和20μm，针对凯尔文结构和菊花链结构。5μm、7μm、10μm和20μm的连接数分别为1200、840、600、300。

图14. 凯尔文结构的CDF图。左图：带有TiN作为保护层。右图：没有保护层。

对于凯尔文结构，在所有间距下，两个拆分组的良率都超过了90%（见图14）。良好的电气结果是芯片到目标晶圆对准精度高的结果。

图15. 菊花链结构的CDF图。左图：带有TiN作为保护层。右图：没有保护层。

对于菊花链结构，带有TiN保护层的情况相比于没有保护层的情况，电气良率较低（见图15）。事实上，TiN组别中的芯片在转移到目标晶圆时显示出更多的空洞，正如图13所示。然而，没有保护层的情况在5μm和7μm间距下，菊花链的电气良率相对较低（30-38%）。因此，我们正在进行故障分析，以检查芯片与目标晶圆之间的铜-铜连接。

8.结论

等离子切割成功地集成到了芯片到晶圆的混合键合工艺流程中，实现了5、7、10和20μm间距结构的95%电气良率。在工艺流程中，特别需要关注不同的清洗步骤。这是为了保持铜混合键合垫的高度在规格范围内，从而实现良好的电气连接和无空洞的键合。这一目标可以通过正确选择清洗化学剂来实现。另一种选择是使用铜保护层，例如TiN，但这会增加工艺流程的复杂性，并且不会显著提高电气良率。在本研究中实现的芯片到目标晶圆的重叠精度已经满足了3μm以下互连间距所需的规格要求。