随着硅器件逐渐达到其物理极限，过去十年来，GaN 和 SiC 等宽带隙材料得到了学术界和工业界的广泛研究和应用。如今，GaN 功率器件要么是黄金标准，要么至少是在某些高达 650 V 的应用领域与 SiC 技术并存的竞争对手。由于其前所未有的低导通电阻 (RON) 和高击穿电压 (VBD) 能力，GaN 功率器件已成为行业标杆。因此，过去几年来，人们投入了大量研究，致力于将 GaN 器件的应用范围扩展到更高的电压。垂直架构有望达到 1200 V 及以上的击穿电压，例如沟槽栅极（半）垂直 MOSFET 架构。

开发具有商业可行性的 GaN 技术面临的首要挑战是衬底的选择。虽然原生GaN衬底材料质量最佳，关断特性也更佳，但其价格过高，而且只能在直径不超过4英寸的小晶圆上使用。因此，人们广泛探索了在不同类型的衬底上制造GaN器件。本研究首次报道了在200毫米晶圆上制造漂移层厚度为5微米的半垂直二极管。这是通过在QST衬底上生长GaN外延层实现的，QST衬底具有与GaN热膨胀系数（CTE）匹配的多晶AlN核。由于与相同尺寸的Si衬底相比，这种衬底具有出色的机械强度，因此可以生长更厚的漂移层。

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imec 先前为高电子迁移率晶体管 (HEMT) 开发的接触金属叠层已被证明可以通过引入非晶硅 (a-Si)6 的界面层有效降低 Rc。然而，尚不清楚该叠层是否适用于垂直器件架构。这是因为，正如一些研究报告所述，接触叠层中的金属扩散（可能通过穿透位错 (TD) 修饰 7,8）可能会限制使用某些材料在 GaN 中实现低接触电阻 (Rc)。由于接触下方存在阻塞 p/n− 结，因此这对于垂直器件尤为重要。我们通过比较两种不同的 n-GaN 欧姆接触及其性能对材料质量和接触到结距离的依赖性来解决这个问题。文献中发现的物理分析在确定每种 TD 对漏电流的作用方面得出了相互矛盾的结果。虽然目前普遍认为螺旋型位错是造成漏电流的主要原因9–11，但cAFM已在一些研究中将混合型位错确定为漏电流的可能贡献者12,13。这种类型的位错还被观察到会导致非辐射复合中心14。由于这种行为高度依赖于位错的核心结构，

从而依赖于外延生长条件和背景掺杂，因此，它们的表征，尤其是在考虑新型衬底时，至关重要。虽然已在GaN二极管上发现了几种导电机制，例如陷阱辅助隧穿、空间电荷限制传导、普尔-弗兰克尔发射、

横向泄漏15,16和跳跃机制（一维或三维）17–19，但它们与材料特性之间的关系仍不清楚。尤其是在不同的外延生长技术和衬底上，已经观察到跳跃机制，但缺乏对提取的参数及其对漏电流影响的系统比较。

本文的结构如下：“引言”描述了本研究中使用的方法和工具；“方法”介绍了外延层的总体特性以及用作测试结构的二极管的工艺。“结果与讨论”部分展示了研究结果，该部分分为三个部分。“在200毫米QST晶圆上生长更厚的漂移层”讨论了工艺条件的精细调整及其产生的材料特性；“结漏、击穿和接触金属叠层的作用”展示了电学结果，即二极管测试结构的漏电流和击穿特性，以及它们对接触金属叠层的依赖性。 “漏电传导机制分析”全面分析了二极管测试结构中相应的漏电机制，并将其与文献中的类似结果进行了比较。结论部分总结了结果和讨论。

方法

在AIXTRON G5+C行星反应器中，采用5×200毫米标准配置，在200毫米QST晶圆上生长外延层。其中，在顶部上方和底部模块下方的吹扫管线中使用氩气作为附加措施，通过最小化垂直热梯度来减少晶圆翘曲。

ents。在充满氩气的手套箱中，使用布鲁克 ICON-PT 工具进行 cAFM 测量，并使用内部高掺杂金刚石探针获得 1 pA 灵敏度的电流图。此时，对样品施加电压偏置，并将电流放大器连接到探针。通过对样品的相同区域进行成像，将 TD 核心结构的 STEM 成像与 cAFM 测量结果关联起来。使用 Keysight B1505A 功率器件分析仪进行电学测量。此外，还对漏电流的电学特性数据进行了分析建模。

外延叠层与工艺

选择直径200 mm、带有多晶AlN核（QST）的晶圆作为起始衬底，因为这种材料的热膨胀系数（CTE）与GaN（可从QROMIS公司购买）匹配。生长前使用氢气环境，清洁并准备连接多晶AlN核的Si<111>顶部表面。清洁步骤之后，生长200 nm厚的AlN成核层，然后生长应变释放层（SRL）。第一代外延的SRL基于超晶格层。第二代外延的SRL是典型的含铝层，用于从AlN过渡到GaN。在SRL顶部进行GaN外延，首先是1 µm厚的非故意掺杂GaN层，用于调节晶圆的翘曲度，同时控制斜面颗粒的数量。该层还有助于终止部分位错线，使其无法到达器件的电活性部分。随后生长的电活性GaN层具有以下特性（从下到上）：1.5 µm厚的n+ GaN（[Si] 3× 10 cm−3）；3 µm或5 µm厚的n− GaN漂移层；800 nm厚的p-GaN（[Mg] 2.5× 10 cm−3至1× 10 cm−3）和200 nm厚的n+ GaN源层（[Si] 5× 10 cm−3）。对于3 µm和5 µm漂移层的堆叠，GaN总厚度分别为6.5 µm和8.5 µm。更厚、更高质量的外延GaN层的开发可分为两个不同的阶段，分别称为第一代和第二代。这两种外延叠层在应力补偿层设计和漂移层Si掺杂方面有所不同（第一代[Si]为4×1016cm−3，第二代为2×1016cm−3）。第二代通过调整SRL，可以生长5μm的漂移层，这在上一代产品中是无法实现的（详见“在200 mm QST晶圆上生长更厚的漂移层”一文）。

图 1. 在 QST 衬底上生长的第二代外延层的横截面 SEM

表1总结了每层GaN层的厚度和掺杂情况，图1展示了其横截面透射电子显微镜(TEM)图像。从图1可以看出，大多数位错线终止于SRL/u-GaN界面，只有少数位错线到达n+GaN区域。在该架构中，需要适应目标击穿电压的漂移层与p-body层形成p/n−结。该结最终决定了采用此堆叠工艺处理的器件的电压阻断能力。此外，顶部 n+ 层与 p 体层形成第二个 n+/p 结。

图 2. n+/p/n− 背对背二极管结构示意图

因此，如图 2 所示，顶部 n+ 层和掩埋 n+ 层之间可以形成背对背二极管结构。进行浅台面蚀刻和氮离子注入，以确保测试结构以及 p/n− 结的终端的正确隔离。

测试结构是具有顶部和底部接触的双端器件。在实验过程中，对底部接触施加正偏压，使 p/n− 结处于反向偏压，而顶部 n+/p 结处于正向偏压。除了顶部与 n+ 层的接触外，还通过在接触区域蚀刻顶部 n+GaN 来实现顶部接触延伸至 p 体层的变体。在半垂直架构中，

埋置的 n+ 层通过从晶圆顶部表面进行深通孔蚀刻来接触。采用基于 Ti/Al/TiN 的金属叠层形成与 n+ GaN 层的欧姆接触，并进行 500 至 600 °C 之间的低温欧姆接触退火。采用相同工艺形成与 p 体层的顶部接触，尽管

该工艺并未获得理想的低阻欧姆接触。先前在横向 GaN HEMT 的研究中，已开发出一种优化的欧姆接触金属叠层，用于降低Rc，其中包括一层非晶硅界面薄层（a-Si，沉积在埋置的 n+GaN 和顶部 n+GaN 接触上，如果存在），

本文将其视为一种工艺变体。在本文介绍的半垂直架构中，a-Si层导致Rc降低了40%，但正如下一节进一步阐述的那样，它被发现对关态性能有害。在器件加工的不同阶段，采用等离子体增强化学气相沉积 (PECVD) 沉积SiO2作为层间电介质 (ILD)。最后，沉积2 µm厚的Si3N4作为最终电介质层，并在工艺流程结束时在bon中打开。

结果与讨论

在200 mm QST晶圆上生长更厚的漂移层

图 3. 在 (a) 第一代和 (b) 第二代 QST 衬底上生长的垂直 GaN 叠层 OM 检测

第一代衬底的SRL实现基于复杂的超晶格方案，主要是为了补偿入片衬底的高凸度翘曲。然而，第二代晶圆的翘曲度更大，因此更适合采用更简单的AlGaN夹层实现。图3a和b分别显示了第一代和第二代晶圆中心GaN表面的光学显微镜(OM)图像，这些图像分别在外延生长了3 µm漂移层之后进行。第一代的GaN叠层出现了裂纹和缺陷，而在第二代外延生长的GaN叠层中没有观察到这些缺陷。尽管第二代的机械强度更高，但仍需要进一步调整，以确保最终晶圆的翘曲度始终保持在器件加工规格范围内，并具有5 µm的漂移层。我们认为，如果翘曲度小于50 µm，则符合200 mm生产线的加工规格。通过改变SRL中的Al百分比以及调节u-GaN层生长过程中的压力，可以进一步控制晶圆翘曲。此外，在具有5 µm漂移层的第二代晶圆上，最初观察到了多晶和非晶GaN斜面颗粒，这通过图4a所示的TEM图像进行了识别。图4b显示了外延生长前的晶圆表面的一个边缘，其中可以看到SiO2与工程衬底顶部Si层之间的界面。图4c和d分别显示了外延生长后、降低底部n+GaN生长温度之前和之后的晶圆边缘表面。可以看出，这种修改有效地抑制了晶圆边缘的斜面颗粒。然而，了解斜面颗粒起源的根本原因需要进一步研究。

表 2. GaN<102>和<002>XRD FWHM 峰。

表 3. 第一代和第二代 QST 衬底上的 GaN 叠层中刃型和螺旋型穿线位错的估计浓度。

表2中从X射线衍射(XRD)峰提取的半峰全宽(FWHM)，以及表3中通过基于XRD数据估算TD密度的授权算法估算的螺旋型和刃型位错浓度，证明了晶体质量的提升。两张表均表明第二代外延材料的质量和TD分布的均匀性均有所提高。在晶圆的中心和边缘，XRD FWHM<102>峰分别降低了18%和35%，而中心处的螺旋型TD浓度和总TD密度分别降低了53%和33%。对测试样品进行了霍尔测量，以评估漂移层中的净施主浓度和电子迁移率。第一代和第二代漂移层厚度分别为3.75 µm和4.5 µm，衬底上生长的GaN叠层不包含顶部和底部n+GaN和p-GaN层。

图 4. GaN 表面斜角颗粒的识别与抑制。(a) TEM 图像显示斜角颗粒为非晶态或多晶态 GaN；(b) 初始衬底表面（Si<111> 位于顶部）；(c) 使用较高生长温度外延埋置 n+GaN 层后，出现斜角颗粒的 GaN 表面；(d) 使用较低生长温度外延埋置 n+GaN 层后，无颗粒的 GaN 表面。

表 4. 霍尔测量得到的 I 代和 II 代外延漂移层内的净施主浓度和迁移率。

如表4所示，即使第二代中Si掺杂浓度从4×1016 cm−3降低到2×1016 cm−3，两者的净施主浓度仍然非常相似。这得益于第二代生长参数调整的灵活性，这使得背景碳浓度降低到1×1016 cm−3以下。在晶圆的中心和边缘分别观察到电子迁移率的增加，分别为36%和185%，这进一步证明了第二代外延具有更好的材料质量和均匀性，其趋势如表2和表3所示。

图 5. (a) 形貌图和 (b) 在 −8 V 采样偏压下获得的 p-GaN 层相应电流图。

图5.a显示了顶部p-GaN暴露的测试样品的AFM形貌；由于pGaN层具有足够的电阻，因此在cAFM电流图（图5b）中可以看到通过位错的优先传导。该样品呈现出典型的阶梯状平台形貌，预计只有螺旋型和混合型螺纹位错会相互作用并终止平台12,20。这些位错以黑色圆圈标出。在-8 V样品偏压下在同一区域获得的电流图显示，在与图5a相同的位错位置处局部电导率增强（暗点）。在这里，在形貌中看不到纯刃型位错，

这可能是因为与混合型和螺旋型位错相比，它们在表面的开口较小13。

混合型位错最稳定的未解离核结构是双5/6原子环核21，它在整个带隙中引入了类似于纯螺旋型位错的能级。这意味着这种核结构可能造成一些泄漏12和非辐射复合14。

图 6.未分离混合型位错的 STEM 图像。

事实上，正如图6所示的STEM图像所验证的那样，未解离的混合型位错具有双5/6原子环核，这与cAFM成像的结果高度相关。由于螺旋型位错的浓度低得多，STEM无法发现它们，也无法与cAFM图像关联。然而，正如多篇报告9-11、20所述，这些位错应该是GaN器件漏电的主要原因。

结漏电、击穿和接触金属叠层的作用

图 7. 背靠背二极管反向漏电和击穿。(a) 不同样品的电流-电压特性和 (b) 击穿电压。

图7a以o表示电流密度

第一代和第二代背靠背二极管施加电压的函数关系，后者的漂移层厚度分别为 3 µm 或 5 µm，且上部接触层采用不同的金属叠层。在每个晶圆上测量了五个名义上相同的结构。比较第一代和第二代中漂移层厚度为 3 µm 的样品，如图 7b 所示，后者的反向漏电流略低，VBD 更高，为 480 V。由于第二代的工艺优化，具有 5 µm 漂移层的垂直 GaN 叠层变得可行，并实现了更低的漏电流和更高的 VBD，约为 605 V。到目前为止，所有考虑的二极管都在顶部接触金属叠层上具有非晶硅界面层。在没有a-Si的样品上，VBD平均达到700 V，一些背靠背二极管达到约800 V，这约为该漂移层厚度和Si掺杂条件下理论击穿电压的80%，假设理想结构和2.5 MV/cm的临界电场作为碰撞电离的起点。

除了对击穿电压的影响外，还观察到在接触叠层中加入a-Si会导致这些测试结构的成品率降低。图8描绘了施加20 V电压时，具有不同顶部接触面积的二极管的电流密度，其中每种情况都显示了10个相同结构的数据。

图 8. 20 V 下的电流密度与接触面积的变化。(a) 第一代外延与第二代外延；(b) 与 n+GaN 的接触与与 p-GaN 的接触；(c) 800 nm 与 400 nm p-GaN；(d) 与 αSi 的接触与无 αSi 的接触。

在图8中，接触面积按比例缩放，而器件尺寸保持不变（有效面积为100×100 µm²），除了图8d中具有最大接触面积的器件（有效面积为335×335 µm²）。图 8a 比较了在第一代和第二代衬底上制作的背靠背二极管的电流密度。第一代二极管在接触面积为 46×46 µm² 时，可以看到一些良率损失（即在低电压下电流密度非常高），

而对于更大的接触面积，这一点尤为重要。然而，第二代衬底上的二极管由于晶体质量更好，在接触面积高达 96×96 µm² 时，并没有出现这样的问题。良率、接触面积和外延之间的关系表明，可以用金属或接触叠层中的杂质来修饰 TD。为了验证这一假设，还测量了接触面积不同的 p-GaN 垂直二极管。图 8b 比较了第二代接触面积为 n+ GaN 和 p-GaN 的二极管结构，其中良率问题再次出现在接触面积为 96×96 µm² 且接触 p-GaN 的二极管上。这可能是因为与 p-GaN 的接触更深，接触叠层更靠近 p/n− 结，因此，金属需要扩散更短的距离来短路该结。图 8c 也显示了这一点，该图比较了与厚度分别为 800 nm 和 400 nm 的 p-GaN 层接触的垂直二极管。在厚度为 400 nm 的 p-GaN 晶圆上，16×16 µm² 的接触已经出现了良率损失，这再次符合 TD 金属装饰的假设，因为在这种情况下，金属叠层再次更靠近 p/n− 结。图 8d 比较了在面积高达 331×331 µm² 的接触中，有和没有 a-Si 作为界面层的垂直二极管。如果没有a-Si，良率问题即使没有完全消失，也不再那么重要，即使在96×96 µm²的接触面积上仍然可以看到漏电流有所增加。

可以提出以下机制来解释这些关于击穿电压和良率的观察结果。在欧姆退火步骤中，接触叠层中的一些金属或硅会扩散到TD中。在某些TD中，杂质扩散的深度超过1 µm²，这将导致p/n-结短路，使其失效。接触面积越大，用金属或硅装饰一个或多个TD的可能性就越大，达到这个深度。同样，对于给定的接触面积（图8a），TD密度越高，结更容易短路。如果接触位置更深且更靠近p/n-结，则情况也是如此，如图8b、c所示。正如Brice De Jaeger等人所述。

如图 6 所示，a-Si 降低了 Al 的熔点并增强了其扩散。如果向 TD 的扩散也增强，这或许可以解释图 8d 所示的趋势。即使没有 a-Si，也可能发生一些金属扩散，因为更大的接触面积仍然会导致更高的漏电流。此外，即使金属扩散不够深，或者没有完全短路 p/n− 结，也可能会削弱其阻断能力，导致采用 a-Si 时击穿电压降低，如图 7 所示。尽管欧姆接触堆叠中的 a-Si 层能够有效降低接触电阻，但已证明它可以沿着穿线方向扩散或增强其他物质的扩散。

位错向下延伸至主 p/n− 结，限制了垂直 p/n− 结的阻断能力，在某些情况下会导致严重的良率损失。

漏电传导机制分析

图 9. 背靠背二极管在高达 200 V 反向偏压下的电流缩放。(a) 电流按有效周长归一化；(b) 电流按深通孔与有效距离 (Lda) 的缩放。

图 9a 显示了在漂移层厚度为 5 µm 的第二代衬底上，对 10 个芯片进行测量时，以有源器件周长为归一化后的电流密度与不同有源尺寸背靠背二极管电压的关系。可以看出，当电压高达 200 V 时，电流与二极管结构的周长成正比，因为在以有源周长为归一化后，曲线重叠。这表明，

在此偏置范围内的漏电流要么产生于有源区周围的 N 注入隔离区侧壁，要么产生于蚀刻台面，这可能是由于蚀刻损坏造成的。在图 9b 中，电流已按深通孔与有效距离（Lda，见图 2）的比例缩放，即电流 x Lda，表明电流也随此参数变化，因此沿水平方向流动。

从 300 V 以上电压直至击穿，背靠背二极管的电流与有效面积成比例，这表明垂直电流流过 p/n− 结。200 至 300 V 之间的电压范围是从横向漏电流为主过渡到纵向漏电流为主。为了更深入地了解材料特性如何影响漏电流，我们考虑了不同的导电机制，旨在拟合 I-V 特性。采用一维跳变 (1DH) 导电机制 17–19 时，分析计算与实验数据之间实现了非常好的一致性，而尝试采用其他导电机制进行拟合，但与实验结果并不吻合。确定1DH而非可变范围跳跃（VRH）为主要漏电传导机制，表明传导是通过TDs线进行的，而不是体缺陷跳跃19。

公式（1）是1DH电流密度的解析表达式17

其中，kT/q 为热电压。电场 Eav 计算为完全耗尽后漂移层上的平均电场，这对于 200 V 以上的电压来说是一个合理的假设，使用公式

Eav = (V + ϕbi)/tdrift。在该公式中，ϕbi 为 p/n− 结的内建电势 (~3.3 V)，tdrift 为漂移层厚度。

如果假设穿越体缺陷的跳跃与 1DH 相比可以忽略不计，则公式 (2) 可用于计算由 TDs17 产生的电活性缺陷的平均陷阱能量。

等式 (2) 中的 Ŵ1 是尝试跳跃频率（我们使用 1013 Hz，与其他研究 17,22 一样），m∗ 是 GaN 中的电子有效质量 (0.2 m0)， 是归一化普朗克常数。表 5 总结了每个参数的定义及其相应的单位。

表5.一维跳跃拟合参数的定义和单位。

如图 5 所示的 cAFM 分析所示，混合和纯螺旋 TD 都会在缓冲器中产生泄漏路径。这两种 TD 都与蓝宝石衬底上的漏电流有关，

也通过 cAFM12,13 以及在独立 GaN14 中形成强非辐射中心有关。然而，

纯螺旋型 TD 已被确定为 p/n 和肖特基 GaN 二极管 23,24 漏电流的主要贡献者（尤其是具有全芯结构的 TD，如最近在参考文献 12,20 中所示）。因此，

我们使用通过 XRD 估算的纯螺旋型位错密度 (Ntd= 4.5× 107 cm−2) 来拟合 1DH 传导机制。值得注意的是，也可以考虑通过混合型位错传导来拟合实验数据，这需要位错密度 Ntd 介于总 TD 密度的 35% 到 90% 之间14,25,26，并且 b 和 Eσ 略有变化。因此，仅通过拟合方程 (1) 无法明确判断 1DH 传导主要通过混合型位错还是纯螺旋型位错进行。

图 10. 背靠背二极管的电流密度随施加电压从 25 到 150 °C 的变化以及一维跳跃传导机制拟合。

根据方程 (1) 的斜率可以确定 b。实验数据观察到斜率随温度升高而增大，如图 10 所示，并附有不同温度下相应的拟合线。 Te提取的b值范围为2至2.7nm（分别在T=25 °C和125 °C时），这可能是由于横向电流随温度以不同的速率增加以及1DH机制起始电压的降低所致。室温下，与先前报道17,18一样，使用v0 = 1011 Hz，由此得出Et = 0.24 eV。在更高温度下，v0由公式（2）计算得出，最初考虑的是室温提取的Et值。从获得的b值，可以通过将公式（1）拟合到实验IV特性曲线中得到Eσ，结果为Eσ = 0.265 eV。如果考虑到平均陷阱能级Et会随着温度升高而略微向更浅的能级移动，则可以重复此计算以微调v0。当温度从 25 °C 升高到 125 °C 时，此过程产生的 v0 值从 1011 Hz 到 3× 1010 Hz，Et 值从 0.24 eV 到 0.21 eV。

表 6. 一维跳跃拟合参数及与其他研究的比较。a未用于图的计算。改为使用 3 × 107 cm−2。

表 6 汇总了本研究以及先前在室温下对硅衬底进行研究时获得的拟合参数。

图11. 一维跳跃分析计算及与其他研究的比较

图 11 比较了使用这些参数和公式 (1) 的分析模型，这些模型与 0.35 MV/cm 电场（在我们的堆栈中相当于 180 V 反向偏压）的关系。其他报告 17,19 中提取的纯螺位错密度与本研究中的相似。正如 Uren 等人所讨论的。

18中，他们外延层的实际Ntd也应该接近109 cm−2，但由于他们器件中碳掺杂层缺陷带的传导未被考虑在内，因此Ntd = 105 cm−2对于那里考虑的模型来说已经足够了。因此，为了进行比较，我们在图11的计算中使用了与Moroz等人17匹配的Ntd。在这些研究中，较窄的缺陷子带(Eσ)会导致电流密度高出一到两个数量级（Wach等人19中发现的电流密度除外，因为那里使用了较低的v0）。另一方面，这里发现的较高的b导致斜率更陡，因此电流密度接近Uren等人和Moroz等人17,18在较高电场下发现的电流密度。虽然在这两篇研究中使用的 v0 值与我们的实验数据吻合得很好，但本文发现的跳跃距离越大，陷阱能级 (Et) 就越浅。尽管 Moroz 等人的论文17 认为 Et = 0.85 eV 与早期研究 27 中发现的螺旋型位错能级 Et 相符，但重要的是要认识到位错能级 Et 会导致多个能级分布在整个带隙 12、14、20、20、21、23、24 中。因此，能量陷阱能级 Et 代表了这些陷阱能级平均值加上其他与位错无关的可能陷阱态的粗略估计。Wach 等人的论文19 中发现的 v0 和 b 值并不能得到合理的 Et 值，然而，那里的模型得到的电流密度更接近本文给出的数值，尽管由于 b 较小（0.1 nm）导致斜率较低。

每种类型的TD的比例及其核心的配置高度依赖于外延生长条件9。此外，据报道，不同类型的TD可以捕获和扩散杂质。TD与空位聚集28有关，并且在实验中观察到了边缘型29和混合型30 TD中的Mg扩散。因此，预计位错线位置的背景掺杂s会影响由此产生的陷阱态的电学特性。这些观察结果或许可以解释此处发现的较浅的陷阱能级以及较大的跳跃距离和缺陷子带宽度。Uren 等人和 Wach 等人进行的研究18,19 涉及 AlGaN/u-GaN/碳掺杂的 GaN，并且与 Moroz 等人的研究一样17，外延生长是在 Si 衬底上进行的。本文首次介绍了在 200 毫米多晶 AlN 晶圆上进行的此类分析，这种晶圆需要特殊的生长条件，这可能导致 TD 的电学特性存在显著差异。

结论

本研究介绍了在 200 毫米晶圆上开发厚 GaN 外延层的方法，该晶圆具有多晶 AlNCTE 与 GaN 匹配的核心 (QST)，以及材料特性、漏电和击穿之间的关系这种衬底上的二极管结构。实现了包含5 µm厚漂移层（Si含量为2× 1016 cm−2）和4.5× 108 cm−2总TD密度的GaN外延生长。优化的生长条件降低了TD密度，并提高了整个晶圆的均匀性。总TD密度和螺旋型TD分别降低了33%和53%，而漂移层中的电子迁移率从471 cm² /(V∙s)提高到641 cm² /(V∙s)。导电原子力显微镜(AFM)显示混合型和螺旋型TD上存在漏电点，而TEM成像可以识别混合型TD的核心为双5/6结构。此外，通过比较不同材料质量的叠层、具有几何变化的二极管结构以及不同的欧姆金属接触方案，讨论了物质通过TD到达p/n结所造成的有害影响，强调了金属叠层选择对于垂直GaN器件的重要性。采用本文描述的最佳外延和工艺，演示了平均击穿电压达到750 V的二极管。

最后，一维跳跃传导模型的拟合揭示了电流传输的本质，从中可以提取相关参数，并与文献中关于Si衬底和不同生长条件的先前研究结果进行比较。这些结果对于在大尺寸衬底上经济高效地制造高击穿电压的垂直GaN功率器件至关重要，并阐明了材料特性与垂直叠层漏电之间的复杂关系。