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1. 引言

碳化硅 (SiC) 已被证明是一种用于电力和高频电子器件的高性能材料，在集成光子学领域也具有巨大潜力。它在各种应用中都展示了卓越的光学性能，包括基于自旋的量子计算、[1–4] 高功率电光调制器[5] 和非线性光子学[6–9]。后者利用了 SiC 的大红外二阶系数 (𝜒2 ≈38pm V−1 )、[10] 三阶克尔折射率 (n2 ≈6 × 10−19 m 2 W−1 )、[8,11,12] 和普克尔系数 (r ≈1 pm V−1 ) [5]，可与氮化铝媲美。 [13] 此类演示凸显了 SiC 作为未来光子集成电路 (PIC) 材料平台的潜力，尤其是用于量子和非线性器件。集成 SiC 光子学的发展的关键在于开发可扩展的制造方法。在硅 (Si) 上异质外延生长 3C-SiC 多型体是一种经济高效的大规模方法。然而，Si 和 3C-SiC 之间的晶格和热膨胀失配较大，会产生晶体缺陷，这已被证明会降低器件性能。[14,15] SiC 中的块体单片图案化仍然是晶圆级的重大挑战，对自旋相干性尤其有害，尽管最近的制造结果表明该处理可以保持自旋。[16]绝缘体上碳化硅 (SiCOI)[6,7] 已成为一种非常有前途的替代方法，与光子绝缘体上硅 (SOI) 平台的早期发展如出一辙，尽管是通过化学机械抛光 (CMP) 去除 SiC 供体晶圆，而不是通过 SmartCut。然而，SiC 薄膜上的总厚度变化对于晶圆级生产来说太大，而且尚未证明这些尺寸上的器件性能一致。此外，CMP 会造成表面下损伤[17]，需要额外的处理步骤和复杂性才能去除。因此，高产量、晶圆级 SiC 制造仍然是一项重大挑战。

在这项工作中，我们展示了一种异质单晶硅基碳化硅 (SiSiC) 光子平台，该平台利用 CMOS 兼容晶圆键合和标准图案转移到 Si 层。我们优化的工艺可生产出厚度变化为 2 nm 的 Si 膜，表面粗糙度为 0.13 nm，键合界面的非晶态氧化物厚度为 2 nm。我们模拟并通过实验证明了 SiSiC 环形谐振器在波长接近 1550 nm 时品质因数高达 116 000，相当于 5.7 dB cm−1 的传播损耗。

我们的方法可扩展，可以促进具有成本效益的异质 SiSiC 光子集成电路，将 Si 光子的成熟度与 SiC 的优异性能结合起来。

2. 结果

2.1. 晶圆键合和制造

图 1. 晶圆键合和材料质量。a) 晶圆键合制造示意图。b) SiSiC 薄膜的光学显微照片，其中 220 纳米厚的 Si 器件层以紫色显示。c) 原子力显微镜在 1 × 1μ m2 区域上的高度分布。RMS 表面粗糙度为 0.13 纳米。d) Si-SiC 界面的 HRTEM 显示高质量的晶体 Si 和 SiC。EELS 光谱（右侧）的颜色与跨界面测量的空间位置相对应。530 纳米附近氧 K 边特征的出现表明界面处存在 2 纳米厚的氧化硅非晶态区域。

我们使用亲水直接键合法来制造 SiSiC 膜。我们的工艺摘要如图 1a 所示。我们首先使用商用 SOI 晶圆（220 纳米厚的 Si 器件层，

Soitec）和具有 0° 斜切（Cree）的高纯度半绝缘 (HPSI) 4H-SiC 晶圆。然后将它们分别切成 10 ×10mm2 的芯片。Si 和 SiC 芯片均采用改良的RCA 清洁处理，通过在 Si 界面处产生羟基（-OH）来激活表面。我们使用液滴形状分析来测量 RCA 处理后接触角从 41° 到 7° 的变化，这表明表面端接为亲水。在 RCA 之后，我们立即将两个芯片接触以形成范德华键。为了促进共价键的形成，[18]我们通过两步工艺对堆叠进行退火：将样品放置在键合夹具（BJ2，Logitech）中，施加≈4 N cm−2 的压力，同时将整个装置在 250°C 的空气中退火 3 小时；然后将堆叠从键合夹具中取出，并在 900°C 的氮气环境中退火 2 小时。

为了从 SOI 中去除 Si 手柄，我们首先使用 500 μm 树脂刀片多次研磨手柄晶圆至 250 μm。随后，我们使用加热到 70°C 的 30% 氢氧化钾 (KOH) 溶液蚀刻剩余的手柄。湿蚀刻速率为 50 μm hr−1。最后，我们用稀释的 HF 去除埋藏的氧化物层。我们的工艺可生产毫米级、亚纳米级光滑度的 SiSiC 碳化物薄膜。Si 膜覆盖率通常超过 90%（图 1b），但受限于暴露的 Si 芯片边缘的 KOH 横向蚀刻。我们使用轮廓仪和原子力显微镜 (AFM) 测量整个芯片上的 Si 膜厚度 220 ± 1 nm

。局部 1 × 1 μm2 AFM 扫描可得出 RMS Si 表面粗糙度 Rq = 0.13 nm（图 1c）。未来，侧壁蚀刻屏障可以将 Si 覆盖率提高到 100%。将我们的工艺扩展到≥100 毫米晶圆尺寸可能需要优化类似于 Gam mon 等人的低温键合技术。[19] 以减轻由于热膨胀失配和 def 引起的晶圆弯曲等从气体副产品中形成。[20]这种方法和额外的工艺优化可以轻松提供通往晶圆级生产的道路。

除了表面形貌外，键合质量的一个关键衡量标准是 Si 和 SiC 层之间的界面形貌。此外，污染物和悬空键造成的表面缺陷会导致光学损耗，应予以缓解。我们使用高分辨率透射电子显微镜 (HRTEM) 和电子能量损失谱 (EELS) 检查 Si-SiC 界面（图 1d）。横截面 TEM 样品是使用 Zeiss NVision 40 聚焦离子束 (FIB) 和标准剥离工艺制备的，HRTEM 和 EELS 测量值是从配备 Gatan EELS 系统并在 200 kV 下运行的 Thermo Fisher Spectra 200 (S)TEM 获得的。HRTEM 图像显示整个 220 nm 厚的 Si 膜和 SiC 基板具有均匀的单晶结构。我们在界面处观察到一个非晶区域，我们使用以 0.39 纳米步长采集的界面 EELS 对其进行量化。如图 1d 插图所示，氧 K 边光谱特征（存在于 530 eV 附近）在 2 纳米间隔内持续存在，表明形成了非晶硅氧化物层。这些发现与我们预期的从改进的 RCA 活化工艺中获得的羟基终止一致。根据最终应用，可以使用高温退火（>1150 °C）减少/消除界面氧化物。[21] 然后，我们使用成熟的 CMOS 兼容 Si 制造技术实现光子器件。在电子束光刻曝光 (RaithEBPG+) 到约 100 纳米厚的 6% 氢硅倍半氧烷 (HSQ)抗蚀剂后，使用氯基电感耦合等离子体 (ICP) 反应离子蚀刻 (RIE) 将图案转移到 Si 层中。

为了尽量减少 SiC 衬底暴露于等离子蚀刻剂，我们通过频繁测量从用于制造 SiSiC异质结构的同一晶圆上取下的 220 纳米厚的 SOI 芯片的剩余厚度来仔细监测未掩蔽的 Si 器件层厚度。我们没有观察到 ICP 蚀刻后 SiC 表面粗糙度的增加。最后，用 30 秒的缓冲氧化物蚀刻去除显影的 HSQ 掩模。

2.2. 谐振器设计

图 2. 谐振器设计。a) 波导的准 TE 单模场分布，尺寸 w = 600 nm，高度 = 220 nm。b) 数值计算的自耦合系数 (𝜏) 与波导宽度为 600、700 和 800 nm 的环波导间隙的关系。c) 我们优化的切趾聚焦光栅的基板和背反射功率（顶部）。插图显示电场分布。计算的光栅到光纤耦合效率（底部），峰值为 –9.22 dB（≈ 12%），波长为 1550 nm，带宽为 70 nm。

我们设计了 Si 波导以支持近红外波长的单个准横向电 (TE) 模式（图 2a）。使用有限差分时域求解器 (FDTD, (Tidy3D[22])，我们发现 𝜆 = 1500 nm 处的 TE 模式具有有效模式指数 neff= 2.61。对于宽度和高度分别为 600 和 220nm 的波导，SiC 内的模式重叠为 ΓSiC = 22%；但是，模式重叠与几何形状有关，高度小于 170 nm 时会增加到 50%。设计场重叠因子对于混合材料非线性器件和近表面量子缺陷耦合等应用至关重要。

图 3. 器件图像。a) 全环谐振器器件的光学显微镜图像。b) 环波导间隙 (125 nm) 的 SEM。c) FIB 铣削后的横截面 SEM

显示侧壁粗糙度最小且波导尺寸合适 (220 nm × 600 nm)。为清晰起见，我们在 (b) 和 (c) 中使用紫色作为 Si 的假色。

我们选择环形谐振器的设计参数是为了1) 最小化弯曲损耗和 2) 在临界耦合或低于临界耦合时工作。我们进行模式模拟，发现当环半径为 R = 50μ m 时，弯曲损耗为 0.1 dB cm−1。使用半解析法[23]估算了波导宽度为 600、700 和 800 nm 时耦合常数与间隙大小的关系（图 2b）。为了在临界耦合或低于临界耦合下工作，我们估计间隙大小在 100-200 nm 范围内。为了将红外光耦合到环形谐振器中，我们优化了切趾聚焦光栅耦合器设计。切趾光栅的填充率和周期呈线性变化，从而可以改善波导和光栅之间的阻抗匹配；优化的 SOI 设计已证明耦合效率接近 -1 dB（79％）。[24] 使用 2D FDTD 模拟（Tidy3D[22]），我们计算了不同线性切趾因子和耦合光纤位置下 10.3 μm 模场直径光纤的耦合效率。然后使用 2D 模拟中的最佳参数来计算设备的完整 3D 场。图 2c 中的顶部图显示了计算出的进入基板（蓝色）和反射回波导（红色）的功率；插图是光栅的横截面电场强度分布。大基板功率传输归因于 SiC 的大折射率。图 2c 中的底部图显示了进入倾斜（8°）光纤的耦合效率。计算出最佳耦合效率为 -9.22 dB（≈ 12%），波长为 1550 nm，带宽为 70 nm。通过添加包层材料（例如二氧化硅）或部分光栅蚀刻深度可以提高耦合效率。图 3 显示了完整的环形谐振器装置的光学图像（图 3a），以及波导环间隙（图 3b）和波导横截面（图 3c）的假彩色扫描电子显微照片。

2.3. 环形谐振器特性

光学器件特性在室温下使用图 4a 所示的装置进行。间距为 127 μm、角度为 8° 的光纤阵列用于耦合和收集来自每个器件的光，使用自动光纤对准站 (MapleLeaf Photonics) 进行定位。连续波可调激光器 (Santec) 用作红外光源，在 1500–1630 nm 范围内以 0.2 pm 的步长扫描，输出功率为 –8 dBm。

使用保偏光纤，并配置三桨偏振控制器以实现 TE 输入偏振。使用红外光电二极管检测透射强度。

图 4. 样本特性。a) 用于表征我们设备的实验装置。b) 具有 2 nm FSR 的示例设备的传输光谱。周期性背景信号源自光栅耦合器的多次背向反射。c) 我们性能最佳的设备的传输光谱，其内部品质因数为 Qint = 1.16 × 105，通过在去除背景后将测量数据拟合到公式 1 来提取。

d) 提取的不同波导宽度设备的内部品质因数的堆叠直方图。平均质量随着宽度的增加而增加，表明侧壁散射是主要的损耗机制。

图 4b 显示了我们性能最佳的器件的透射光谱，其波导宽度为 800 nm，环形波导间隙为 125 nm。该装置耦合不足，谐振点之间的自由光谱范围为 2 nm，对应的群指数为 3.75。正弦背景信号源自两个光栅耦合器之间形成的法布里-珀罗腔。我们通过将传输数据拟合到全通谐振器传输的解析公式来估计品质因数，[25]

其中 𝜆0 为谐振波长，T0 为谐振时的透射率。[26,27] 如图 4c 所示，我们发现在 𝜆 = 1447.1 nm 处的内部 Q 值为 Qint = 1.16(0.05) × 105，对应的传播损耗为 𝛼 = 5.71 dB/cm。Q 因子与在典型的异质集成 Si 环谐振器中测得的 Q 因子相当[28]，并且比 Wang 等人报道的 Q 因子高出一个数量级。[29] Si 和 SiC 中的材料传播损耗已证明分别超过 2.7 dB m-1[30] 和 7.4 dB m-1，

[8]。在弯曲损耗可忽略不计的假设下，我们将限制损耗机制归因于侧壁散射。这一结论来自对几种不同波导宽度的器件的品质因数统计。图 4d 显示了我们测量的器件在不同波导宽度下的品质因数分布。波导宽度为 600、700 和 800 nm 的器件的平均内部品质因数（图 4d 中的星号）分别为 4.26 × 104、5.29 × 104 和 8.92 × 104，工作波长接近 1550 nm。这种趋势与侧壁散射损耗机制一致，因为模式限制在更宽的波导中增加，从而减少了与侧壁的场重叠。制造了波导宽度大于 900 nm 的环形谐振器，但没有足够的耦合来解决传输谐振。未来，“滑轮”环波导耦合几何结构将允许更宽的波导，减少侧壁散射，而无需 100 纳米以下的间隙，这既是制造挑战，也是潜在的损耗源。[31] 此外，已证明 Si 中的图案化后退火和处理可以降低表面粗糙度，这是实现超高品质因数器件的潜在途径。

除了侧壁散射之外，光损耗可能源于界面缺陷，例如间隙缺陷和悬空键。[31] Si-SiC 界面处 2 纳米厚的非晶态氧化硅区域是这些缺陷的潜在来源。为了减少未来设备中的这一层，关键步骤是通过将光损耗测量与能量色散、X 射线光电子和拉曼光谱等化学成分技术相关联来更好地理解它。此外，高温退火可能会大大减少或完全消除非晶区。了解界面效应可能是推进我们的 SiSiC 光子学平台和其他混合 SiSiC 设备的关键因素。

除了低损耗集成光子谐振器之外，我们还设想我们的 SiSiC 是一个有前途的量子和非线性光子学平台，特别是对于那些否则会因严酷的 SiC 蚀刻而影响性能的应用。作为实际演示，我们基于我们的 SiSiC 平台以数字方式设计了一个 1D 光子晶体 (PC) 腔和一个电光 (EO) 调制器（参见支持信息）。我们设计了 PC 腔，使其在 SiC 钒自旋缺陷的发射波长（1300 nm）附近工作[32,33]，并计算出 SiC 衬底中的 Purcell 因子高达 900。我们的设计可以提高这些量子发射器的发射率，或者可以轻松修改以解决其他 SiC 近表面电信缺陷。对于 EO 调制器设备，我们计算出半波电压长度乘积 V𝜋L ≈56 V · cm，该值与当前的绝缘体上 SiC 集成调制器相当。[5] 进一步的设计优化可以降低该值并为各种基于调制器的应用提供功能，例如高速通信、频率梳生成和波长转换。这些设备展示了我们的 SiSiC 平台在量子和非线性光子学重要领域的相关应用。 3. 结论

总之，我们展示了一种异质 Si-on-SiC 平台，该平台支持品质因数超过 105 的红外环形谐振器。我们已经确定了几个设计参数，通过进一步优化，可以使谐振器达到 107 或更大的块体材料损耗限制品质因数。[8] 我们的制造工艺可扩展且与 CMOS 兼容，为摆脱 SiC 微加工的晶圆级 SiSiC 集成器件提供了一条途径。此外，几何相关的模式重叠意味着我们可以设计有效的光学特性并利用 Si 和 SiC 的属性。这一特性对量子和非线性应用尤为重要，我们已经在 PC 腔和 EO 调制器数值设计中展示了这一点。因此，我们的多功能混合平台在未来的晶圆级线性、量子和非线性光子集成器件中具有巨大潜力